北京革新创展科技有限公司-BICE-EDA数字逻辑电路设计实验（实验1.2 全加器）

实验1.2 全加器
一、实验准备
该实验需要用到北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱主板上LED指示灯，SW1-SW8组开关。请把控制拨码开关模块 LCD_ALONE_CTRL_SW 中开关VLPO拨置于下为低电平，可以使用LED1～LED8；SW1-SW8已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处，不需要用户设置。
请把控制拨码开关模块CTRL_SW中开关SEL1， SEL2拨置于下逻辑电平为00，使DP9数码管显示1。

二、实验目的
1、学习使用QuartusII软件进行全加器的设计；
2、熟悉QuartusII软件的相关操作，掌握数字电路设计的基本流程；
3、介绍QuartusII软件，掌握基本的设计思想，软件环境的参数配置，仿真，管脚分配，下载等基本操作。
4、熟悉北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱及其核心板硬件环境。

三、实验原理
用门电路实现两个二进数相加并求出和的组合电路，称为一个全加器。和半加器相比，全加器的最大区别在于这种加法运算除了考虑了两个加数本身，还要考虑由低位来的进位，所以称为全加。全加器就是实现下面这个真值表关系的电路。
Ai Bi Ci Si CO
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci，输出本位和为Si。向相邻高位进位数为CO
其逻辑函数为：
Si=Ai⊕Bi⊕Ci
CO=AiBi+Ci(Ai⊕Bi)

四、实验内容
1、使用Verilog设计一个一位全加器，仿真出结果并分析。
2、用QuartusII软件进行编译、仿真、下载到北京革新创展科技有限公司B-ICE-EDA/SOPC实验平台上进行验证。

五、设计原理框图
详情参考北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱实验指导书及demo资源。

六、引脚分配情况
下表为北京革新创展科技有限公司B-ICE-EDA/SOPC-IEELS Platform开发实验平台引脚分配表：
设计端口 芯片引脚 开发平台模块
Ai M16 SW1
Bi R19 SW2
Ci AA14 SW3
Si C10 LED2
CO E9 LED1
其中Ai、Bi分别为加数和被加数，Ci为上次进位，Si为和，CO为进位。

实验步骤：
1、按照实验准备将相应的跳线连接好，调节拨码开关选择对应的模块；
2、找到本次试验的源程序，打开工程，将程序下载到实验平台上；
3、拨动SW1-SW2输入被加数和加数，观察LED的显示结果是否正确，拨动SW3改变上次进位情况，观察输出结果的情况。

七、结果分析
在Modelsim下得到的全加器仿真波形图，其中Ai，Bi，Ci，Si，CO分别与表1对应，从仿真图形中很容易看出，程序实现了一位全加器的功能。

八、Verilog源程序代码
详情参考北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱实验指导书及demo资源。