北京革新创展科技有限公司-BICE-EDA数字逻辑电路设计实验（实验1.1 半加器）

最新推荐文章于 2022-11-01 16:42:52 发布

北京革新创展科技有限公司

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分类专栏： FPGA资源 # B-ICE实验教程资源文章标签： fpga开发嵌入式硬件 proteus

本文链接：https://blog.csdn.net/gexinvs/article/details/123526481

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本文介绍了使用QuartusII和Verilog设计与验证半加器的实验过程，包括实验目的、原理、内容和步骤。通过北京革新创展科技有限公司的实验平台，将设计下载到硬件上进行实际操作，分析了不同输入下的进位和和的逻辑关系。

摘要由CSDN通过智能技术生成

实验1.1 半加器
一、实验准备
该实验需要用到北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱主板上LED指示灯，SW1-SW8组开关。请把控制拨码开关模块 LCD_ALONE_CTRL_SW 中开关VLPO拨置于下为低电平，可以使用LED1～LED8；SW1-SW8已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处，不需要用户设置。
请把控制拨码开关模块CTRL_SW中开关SEL1， SEL2拨置于下逻辑电平为00，使DP9数码管显示1 。

二、实验目的
1、学习使用QuartusII软件进行半加器设计；
2、熟悉QuartusⅡ软件的相关操作，掌握数字电路设计的基本流程；
3、介绍QuartusⅡ软件，掌握基本的设计思想，软件环境的参数配置，仿真，管脚分配，下载等基本操作。
4、熟悉北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱及其核心板硬件环境。

三、实验原理
半加器和全加器是算术运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。两个1位二进制的加法运算如下表所示，其中Ｓ表示和，数Ｃ表示进位数。由表中逻辑关系可见，半加器这种加法运算只考虑了两个加数本身，而没有考虑由低位来的进位，所以称为半加。半加器就是实现下面这个真值表关系的电路。

四、实验内容
1、使用Verilog语言设计一个一位半加器，仿真出结果并分析。
2、用QuartusII软件进行编译、仿真、下载到北京革新创展科技有限公司B-ICE-EDA/SOPC实验平台上进行验证。</