北京革新创展科技有限公司-BICE-EDA存储器设计实验（实验3.1 存储器设计实验）

实验3.1 存储器设计实验
一、实验准备
该实验需要用到北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱主板上SW1-SW16组开关模块, LED1-LED8指示灯模块和数码管模块，SW1-SW8已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处；请把控制拨码开关CTRL_SW中开关SEL1，SEL2拨置于下逻辑电平为00，使DP9数码管显示1，可以使用SW9-SW16组开关；把控制拨码开关LCD_ALONE_CTRL_SW 中开关VLPO拨置于下为低电平来确定使用LED1-LED8指示灯; 8个共阳极七段数码管的8个段码，共用FPGA I/O，已经固定连接到实验平台中的FPGA_CON1处。

二、实验目的
1、了解存储器的控制和存储原理；
2、熟悉QuartusⅡ软件的相关操作，掌握数字电路设计的基本流程；
3、介绍QuartusⅡ软件，掌握基本的设计思想，软件环境的参数配置，仿真，管脚分配，下载等基本操作。
4、熟悉北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱及其核心板硬件环境。

三、实验原理
存储器是用来存储程序和数据的部件，有了存储器，计算机才有记忆功能，才能保证正常工作。按存储器的读写功能分为ROM和RAM存储器：只读存储器(ROM)是存储的内容是固定不变的，只能读出而不能写入的半导体存储器；随机读写存储器(RAM)：既能读出又能写入的半导体存储器。
RAM（随机存取存储器）RAM -random access memory 随机存储器。存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。 按照存储信息的不同，随机存储器又分为静态随机存储器（Static RAM,SRAM)和动态随机存储器（Dynamic RAM,DRAM)。
SSRAM 是synchronous static random access memory 的缩写，即同步静态随机存取存储器。 同步是指Memory工作需要步时钟，内部的命令的发送与数据的传输都以它为基准；随机是指数据不是线性依次存储，而是由指定地址进行数据读写。 对于SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。
SDRAM:Synchronous Dynamic Random Access Memory，同步动态随机存储器，同步是指Memory工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据读写。SDRAM虽然也是RAM的一种，但其在结构上已经和其它的RAM有很大区别，这就造成了它读写时序的复杂性，有关其结构和时序请参考相关芯片资料。相比较而言，一般的RAM和ROM的时序都比较简单，一般都包括片选线、读写控制线、地址线和数据线。
另外还有一种存储器叫FIFO。FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端时AD数据采集，另一端时计算机的PCI总线，假设其AD采集的速率为16位 100K SPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入&#