用3-8译码器实现全减器

最新推荐文章于 2024-09-13 16:10:26 发布
最新推荐文章于 2024-09-13 16:10:26 发布
阅读量2k 收藏 11
点赞数 3
分类专栏： 牛客网题解分析 文章标签： Verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/jk_101/article/details/132454244
版权

描述

        请使用3-8译码器和必要的逻辑门实现全减器，全减器接口图如下，A是被减数，B是减数，Ci是来自低位的借位，D是差，Co是向高位的借位。

3-8译码器代码如下，可将参考代码添加并例化到本题答案中。

module decoder_38(
   input             E      ,
   input             A0     ,
   input             A1     ,
   input             A2     ,
   
   output reg       Y0n    ,  
   output reg       Y1n    , 
   output reg       Y2n    , 
   output reg       Y3n    , 
   output reg       Y4n    , 
   output reg       Y5n    , 
   output reg       Y6n    , 
   output reg       Y7n    
);

always @(*)begin
   if(!E)begin
      Y0n = 1'b1;
      Y1n = 1'b1;
      Y2n = 1'b1;
      Y3n = 1'b1;
      Y4n = 1'b1;
      Y5n = 1'b1;
      Y6n = 1'b1;
      Y7n = 1'b1;
   end  
   else begin
      case({A2,A1,A0})
         3'b000 : begin
                     Y0n = 1'b0; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b001 : begin
                     Y0n = 1'b1; Y1n = 1'b0; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b010 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b0; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b011 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b0; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b100 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b0; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b101 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b0; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b110 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b0; Y7n = 1'b1;
                  end 
         3'b111 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b0;
                  end 
         default: begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end
      endcase  
   end 
end    
     
endmodule

输入描述

   input             A     ,
   input             B     ,
   input             Ci    

输出描述

   output wire       D     ,
   output wire       Co    

解题分析

3-8译码器实现全减器

        38译码器的输出实际上包含了输入A2  A1  A0组成的所有最小项，而全减器作为组合电路，其输出最终可化简为最小项的形式。

        由于译码器的输出为最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用门电路和译码器实现逻辑函数。

需先列出全减器的真值表。

        由真值表可得出，输出D的逻辑表达式用最小项表示为：

D = m1+m2+m4+m7

        输出Co的逻辑表达式用最小项表示为：

Co = m1+m2++m3+m7

        由于译码器的输出为最小项取反，下面需要将表达式中的最小项转换为最小项取反的形式。根据反演定理，转换结果如下：

D = (m1’m2’m4’m7’)’;

Co=(m1’m2’m3’m7’)’

‘表示取反。

        由上式可知，采用与非门即可实现该电路的组合逻辑输出。关键电路如下：

        上图中D和Co的输入端来自同一各译码器。

        结合电路图，将电路转换成Verilog代码描述如下：

wire       Y0_n   ; 

wire       Y1_n   ;

wire       Y2_n   ;

wire       Y3_n   ;

wire       Y4_n   ;

wire       Y5_n   ;

wire       Y6_n   ;

wire       Y7_n   ;

decoder_38 U0(

   .E      (1'b1),

   .A0     (Ci  ),

   .A1     (B   ),

   .A2     (A   ),

 

   .Y0n    (Y0_n), 

   .Y1n    (Y1_n),

   .Y2n    (Y2_n),

   .Y3n    (Y3_n),

   .Y4n    (Y4_n),

   .Y5n    (Y5_n),

   .Y6n    (Y6_n),

   .Y7n    (Y7_n)

);

assign D = ~(Y1_n & Y2_n & Y4_n & Y7_n);

assign Co = ~(Y1_n & Y2_n & Y3_n & Y7_n);

参考代码

`timescale 1ns/1ns


module decoder_38(
   input             E      ,
   input             A0     ,
   input             A1     ,
   input             A2     ,
   
   output reg       Y0n    ,  
   output reg       Y1n    , 
   output reg       Y2n    , 
   output reg       Y3n    , 
   output reg       Y4n    , 
   output reg       Y5n    , 
   output reg       Y6n    , 
   output reg       Y7n    
);

always @(*)begin
   if(!E)begin
      Y0n = 1'b1;
      Y1n = 1'b1;
      Y2n = 1'b1;
      Y3n = 1'b1;
      Y4n = 1'b1;
      Y5n = 1'b1;
      Y6n = 1'b1;
      Y7n = 1'b1;
   end  
   else begin
      case({A2,A1,A0})
         3'b000 : begin
                     Y0n = 1'b0; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b001 : begin
                     Y0n = 1'b1; Y1n = 1'b0; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b010 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b0; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b011 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b0; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b100 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b0; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b101 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b0; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b110 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b0; Y7n = 1'b1;
                  end 
         3'b111 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b0; Y7n = 1'b0;
                  end 
         default: begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end
      endcase  
   end 
end    
     
endmodule

module decoder1(
   input             A     ,
   input             B     ,
   input             Ci    ,
   
   output wire       D     ,
   output wire       Co         
);
                  
wire       Y0_n   ;  
wire       Y1_n   ; 
wire       Y2_n   ; 
wire       Y3_n   ; 
wire       Y4_n   ; 
wire       Y5_n   ; 
wire       Y6_n   ; 
wire       Y7_n   ;

decoder_38 U0(
   .E      (1'b1),
   .A0     (Ci  ),
   .A1     (B   ),
   .A2     (A   ),
  
   .Y0n    (Y0_n),  
   .Y1n    (Y1_n), 
   .Y2n    (Y2_n), 
   .Y3n    (Y3_n), 
   .Y4n    (Y4_n), 
   .Y5n    (Y5_n), 
   .Y6n    (Y6_n), 
   .Y7n    (Y7_n)
);

assign D = ~(Y1_n & Y2_n & Y4_n & Y7_n);
assign Co = ~(Y1_n & Y2_n & Y3_n & Y7_n);

endmodule

注：解题分析来源于网友，如有侵权，请告删之。

jk_101
关注
专栏目录
（147）Verilog编程：使用3-8译码器实现全减器
m0_46498597的博客
08-28 1184
FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究，主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同，FPGA在通信行业的应用比较广泛。...
题解 | #使用3-8译码器①实现逻辑函数#
Buoluochuixue的博客
10-14 166
家庭条件一般般，三方要下来了中船710，税前总包n（＜20），说是有事业编（不考试的，估计不是真编制），说是加班较多，周末也上一天班，在江夏比较偏私企，领域内龙。hr反问环节问了个巨蠢无比的问题，开始没想好问啥，就边说边想，以下是原话：嗯，就是贵公司是做那个教育的嘛，有那个学而思网校嘛，然后就是，额，（笑，大脑飞速运转）楼主今天比亚迪一二面一面hr面，二面部门面试，应该是智驾部门，聊了40多分钟，最后告诉我方向不匹配，把简历都直接还给我了，面试问的很细，问我的科研项目（楼主也只。都是加班挺严重的，还是。
一位二进制全减器（低频电子线路）
10-13
一位二进制全减器（低频电子线路） 大家一起 学习
Verilog快速入门（13）—— 用3-8译码器实现全减器
weixin_62355917的博客
02-22 1816
用3-8译码器实现全减器请使用3-8译码器（其功能表见上一篇）和必要的逻辑门实现全减器，全减器接口图如下，A是被减数，B是减数，Ci是来自低
基于FPGA的数字信号处理（20）--半减器和全减器
孤独的单刀
07-31 5330
基于FPGA的数字信号处理（20）--半加器和全减器
牛客刷题＜17＞用3-8译码器实现全减器
mxh3600的博客
08-23 6816
用3-8译码器实现全减器
verilog刷题记录——3-8译码器实现全减器
weixin_43982855的博客
03-14 823
3-8译码器代码如下，可将参考代码添加并例化到本题答案中。注意m是全减器真值表的最小项，设M是3-8译码器的真值表。1、Ci是低位向本位的借位，Co是本位向高位的借位；又因为3-8译码器的真值表对应的是最小项取反，根据这两个关键点即可得出全减器的真值表。2、二进制的借位规则是“借1当2”四、3-8译码器实现全减器。三、3-8译码器的真值表。
3线8线译码器74HC138&门电路设计一位二进制全减器电路
热门推荐
HopesunIce的博客
05-11 7万+
74HC138&门电路设计一位全减器电路          这个是数电课本上的一个习题   （上课效率基本为0  所以只能下课 自己学点   所有的课程都是 这样  ）刚明白这个题目 写下来 也让自己加深一下理解  也希望可以帮助到大家   哈哈     首先你得知道什么是全减器才能知道怎么做吧  Hopesun 和大家一起来说一下 全减器的真值表如下图：   没找到好图  
MSI 3-8译码器设计一个1位二进制全减器
06-29
利用3线-8线译码器设计一个1位二进制全减器（可附加与非门） T4138是一个3线-8线译码器，它是一种通用译码器，其逻辑符号如图2-5所示，表2-2是其功能表。其中，A2、A1、A0是地址输入端，Y0、Y1、…、Y7是译码输出端...
试用一片3-8译码器74LS138和其它必要的门电路设计一个一位全加器, 被加数为Ai, 加数为Bi, 低位来的进位为Ci-1, 本位和为Si, 本位对高位的进位为Ci
weixin_42048463的博客
12-19 2万+
(1)根据题目的描述, 列出真值表. 一位全加器真值表 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 ...
全减器仿真
01-09
用Multisim进行的全减器仿真，文件内为原理图的设计
1位全减器设计
05-08
一个一位全减器的VHDL设计的程序代码 在eda设计的
一位全加全减器,数字电路实验,华中科技大学
03-08
一位全加全减器,数字电路实验,华中科技大学
74ls138和与非门设计全减器,用74LS138和门电路设计1位二进制全减器
weixin_39679061的博客
03-12 1万+
《用74LS138和门电路设计1位二进制全减器》由会员分享，可在线阅读，更多相关《用74LS138和门电路设计1位二进制全减器(3页珍藏版)》请在人人文库网上搜索。1、1、用3线8线译码器74LS138和门电路设计1位二进制全减器，输入为被减数、减数和来自低位的借位；输出为两数之差和向高位的借位信号(74LS138的逻辑框图如图1.1所示)。CO-向高位的借位； Y-两位数之差；CI-来自低位的借...
搞定138译码器(15)，基于74ls138译码器设计全加器
ic2121的博客
05-27 1万+
74LS48除了有实现7段显示译码器基本功能的输入(DCBA)和输出(Ya～Yg)端外，7448还引入了灯测试输入端(LT)和动态灭零输入端(RBI)，以及既有输入功能又有输出功能的消隐输入/动态灭零输出(BI/RBO)端。7段显示译码器74LS48是输出高电平有效的译码器，74LS48除了有实现7段显示译码器基本功能的输入(DCBA)和输出(Ya～Yg)端外，7448还引入了灯测试输入端(LT)和动态灭零输入端(RBI)，以及既有输入功能又有输出功能的消隐输入/动态灭零输出(BI/RBO)端。
使用3-8译码器实现全减器（Verilog详细解析设计篇）
最新发布
weixin_66634995的博客
09-13 444
使用3-8译码器和必要的逻辑门实现全减器，全减器接口图如下，A是被减数，B是减数，Ci是来自低位的借位，D是差，Co是向高位的借位。逻辑真值表中，输入信号的每种组合对应着一个输出端的高电平信号，即输出端为高电平(1) 时认为该输出端有输出信号。当然，根据有需要也可以定义输出端为低电平(0) 时认为该输出端有输入信号，此时称输出端低电平有效。
全减器的详解
qq_44340465的博客
06-24 3万+
ai和bi和ci为输入端决定输出端. ai bi ci 0 0 0 低位未向本位借一. 0 - 0 = 0: ai bi ci 0 0 1 低位向本位借一 本位为0,不够借位需要向高位借一,这里需要注意高位借一即本位就是二(二进制,好比10进制个位向十位借位,那么个位就有10个,这里是二进制所以就有两个) ai bi ci so co 0 - 0 -1 + 2x1 = 1 ai bi ci 0 1 0 本位为0,不够减一,需要向高位借一 ai bi ci so co .
全减器---Verilog实现(结构描述，数据流描述，行为描述，层次结构描述)
m0_58326153的博客
10-01 5362
半/全减器Verilog实现（结构描述，数据流描述，行为描述，层次结构描述） 原理图 原理图 原理图
全减器原理详解。
weixin_43400722的博客
09-10 6万+
全减器真值表如下图。输入值是 低位向本位的借位borrow_in（简称in），被减数a，减数b 输出值为差值diffrent（简称d）和本位向高位的借位borrow_out（简称out）（只有被减数才需要借位，所以in，out都是相对于a来说的）输入值in,a,b的状态组合有八种。 详细分析如下： in=0,b=0,a=0时，d=a-b=0，此时a的值足够减b，因此不需要向高位借位，所以out=...
利用3线-8线译码器设计一个1位二进制全减器（可附加与非门），要求写出真值表，画出逻辑电路图，检测并记录电路功能。
04-24
好的，我知道你想问的问题。以下是答案： 首先，我们需要理解全减器的定义和工作原理。全减器是一种二进制减法器，用于将两个二进制数相减，并输出差值和借位。它有三个输入（被减数、减数、借位），两个输出（差值、借出位）。 利用3线-8线译码器设计一个1位二进制全减器的真值表如下： 输入 A 输入 B 借位 输入 A' 输入 B' 输入借位' 输出结果 借出位 0 0 0 1 1 0 0 0 0 0 1 1 1 0 1 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 1 1 根据上表，我们可以画出以下逻辑电路图： 其中，使用与非门（NAND）实现借位操作，使用三个3线-8线译码器实现减法运算。 检测并记录电路功能： - 当 A>B 且 Bin=0 时，S=A-B，Cout=0； - 当 A<B 且 Bin=1 时，S=A-B + 2^1，Cout=1； - 当 A=B 且 Bin=0 时，S=0，Cout=0； - 当 A=B 且 Bin=1 时，S=-1，Cout=0 或 S=1，Cout=1 （取决于电路实现方式）。 希望这些可以帮助你解决问题！
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值