牛客刷题＜17＞用3-8译码器实现全减器

最新推荐文章于 2024-04-23 13:39:59 发布
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分类专栏： FPGA 文章标签： fpga开发
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本文链接：https://blog.csdn.net/mxh3600/article/details/126488561
版权

题目：用3-8译码器实现全减器_牛客题霸_牛客网

前言：被减数是减号前边的数，减数是减号后面的数

知识点：3-8译码器的输出实际上包含了输入A2 A1 A0的所有最小项，而全减器作为作为组合电路，其输出最终可化简为最小项的形式。由于译码器的输出是最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用门电路和译码器实现逻辑函数。

须先列出全减器的真值表

ABCiDCo
00000
00111
01011
01101
10010
10100
11000
11111

由真值表可得出，输出D的逻辑表达式用最小项表示为：

D=m1+m2+m3+m7

输出Co的逻辑表达式用最小项表示

Co =m1+m2+m3+m7；

由于译码器的输出是最小项取反，根据反演定理，转换结果如下：

D =(m1'm2'm4'm7')';

Co=(m1'm2'm3'm7')'

表示取反

由上式可知，使用与非门即可实现该电路的组合逻辑输出

上图中D和Co的输入端来自同一译码器 

本题给出的3-8译码器只有一个使能端口E。当E==1时，译码器正常工作；当E==0时，译码器输出为8'b1111_1111

解法一

`timescale 1ns/1ns

module decoder_38(
   input             E      ,
   input             A0     ,
   input             A1     ,
   input             A2     ,
   
   output reg       Y0n    ,  
   output reg       Y1n    , 
   output reg       Y2n    , 
   output reg       Y3n    , 
   output reg       Y4n    , 
   output reg       Y5n    , 
   output reg       Y6n    , 
   output reg       Y7n    
);

always @(*)begin
   if(!E)begin
      Y0n = 1'b1;
      Y1n = 1'b1;
      Y2n = 1'b1;
      Y3n = 1'b1;
      Y4n = 1'b1;
      Y5n = 1'b1;
      Y6n = 1'b1;
      Y7n = 1'b1;
   end  
   else begin
      case({A2,A1,A0})
         3'b000 : begin
                     Y0n = 1'b0; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b001 : begin
                     Y0n = 1'b1; Y1n = 1'b0; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b010 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b0; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b011 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b0; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b100 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b0; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b101 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b0; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b110 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b0; Y7n = 1'b1;
                  end 
         3'b111 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b0;
                  end 
         default: begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end
      endcase  
   end 
end    
     
endmodule

module decoder1(
   input             A     ,
   input             B     ,
   input             Ci    ,
   
   output wire       D     ,
   output wire       Co         
);
    wire Y0_n;
    wire Y1_n;
    wire Y2_n;
    wire Y3_n;
    wire Y4_n;
    wire Y5_n;
    wire Y6_n;
    wire Y7_n;
    
    decoder_38 U0(
        .E(1'b1),
        .A0(Ci),
        .A1(B),
        .A2(A),
        
        .Y0n(Y0_n),
        .Y1n(Y1_n),
        .Y2n(Y2_n),
        .Y3n(Y3_n),
        .Y4n(Y4_n),
        .Y5n(Y5_n),
        .Y6n(Y6_n),
        .Y7n(Y7_n)
    );
    assign D = ~(Y1_n & Y2_n & Y4_n & Y7_n);
    assign Co = ~(Y1_n & Y2_n & Y3_n & Y7_n);
    
endmodule

解法二

`timescale 1ns/1ns

module decoder_38(
   input             E      ,
   input             A0     ,
   input             A1     ,
   input             A2     ,
   
   output reg       Y0n    ,  
   output reg       Y1n    , 
   output reg       Y2n    , 
   output reg       Y3n    , 
   output reg       Y4n    , 
   output reg       Y5n    , 
   output reg       Y6n    , 
   output reg       Y7n    
);

always @(*)begin
   if(!E)begin
      Y0n = 1'b1;
      Y1n = 1'b1;
      Y2n = 1'b1;
      Y3n = 1'b1;
      Y4n = 1'b1;
      Y5n = 1'b1;
      Y6n = 1'b1;
      Y7n = 1'b1;
   end  
   else begin
      case({A2,A1,A0})
         3'b000 : begin
                     Y0n = 1'b0; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b001 : begin
                     Y0n = 1'b1; Y1n = 1'b0; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b010 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b0; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b011 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b0; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b100 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b0; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b101 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b0; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b110 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b0; Y7n = 1'b1;
                  end 
         3'b111 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b0;
                  end 
         default: begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end
      endcase  
   end 
end    
     
endmodule

module decoder1(
   input             A     ,
   input             B     ,
   input             Ci    ,
   
   output wire       D     ,
   output wire       Co         
);
    wire [7:0] Y;
    assign D = ~Y[1] + ~Y[2] + ~Y[4] + ~Y[7];
    assign Co = ~Y[1] + ~Y[4] + ~Y[5] + ~Y[7];
    decoder_38 inst(
        .E(1),
        .A0(B),
        .A1(A),
        .A2(Ci),
        .Y0n(Y[0]),
        .Y1n(Y[1]),
        .Y2n(Y[2]),
        .Y3n(Y[3]),
        .Y4n(Y[4]),
        .Y5n(Y[5]),
        .Y6n(Y[6]),
        .Y7n(Y[7])
    );
    
endmodule

解法三

`timescale 1ns/1ns

module decoder_38(
   input             E      ,
   input             A0     ,
   input             A1     ,
   input             A2     ,
   
   output reg       Y0n    ,  
   output reg       Y1n    , 
   output reg       Y2n    , 
   output reg       Y3n    , 
   output reg       Y4n    , 
   output reg       Y5n    , 
   output reg       Y6n    , 
   output reg       Y7n    
);

always @(*)begin
   if(!E)begin
      Y0n = 1'b1;
      Y1n = 1'b1;
      Y2n = 1'b1;
      Y3n = 1'b1;
      Y4n = 1'b1;
      Y5n = 1'b1;
      Y6n = 1'b1;
      Y7n = 1'b1;
   end  
   else begin
      case({A2,A1,A0})
         3'b000 : begin
                     Y0n = 1'b0; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b001 : begin
                     Y0n = 1'b1; Y1n = 1'b0; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b010 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b0; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b011 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b0; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b100 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b0; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b101 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b0; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b110 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b0; Y7n = 1'b1;
                  end 
         3'b111 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b0;
                  end 
         default: begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end
      endcase  
   end 
end    
     
endmodule

module decoder1(
   input             A     ,
   input             B     ,
   input             Ci    ,
   
   output wire       D     ,
   output wire       Co         
);
    wire m1,m2,m3,m4,m7;
    
    decoder_38 inst(
        .E(1),
        .A0(Ci),
        .A1(B),
        .A2(A),
        .Y0n(),
        .Y1n(m1),
        .Y2n(m2),
        .Y3n(m3),
        .Y4n(m4),
        .Y5n(),
        .Y6n(),
        .Y7n(m7)
    );
    assign D = !m1 | !m2 | !m4 | !m7;
    assign Co = !m1 | !m2 | !m3 | !m7;
    
endmodule

解法四：不理解

`timescale 1ns/1ns

module decoder_38(
   input             E      ,
   input             A0     ,
   input             A1     ,
   input             A2     ,
   
   output reg       Y0n    ,  
   output reg       Y1n    , 
   output reg       Y2n    , 
   output reg       Y3n    , 
   output reg       Y4n    , 
   output reg       Y5n    , 
   output reg       Y6n    , 
   output reg       Y7n    
);

always @(*)begin
   if(!E)begin
      Y0n = 1'b1;
      Y1n = 1'b1;
      Y2n = 1'b1;
      Y3n = 1'b1;
      Y4n = 1'b1;
      Y5n = 1'b1;
      Y6n = 1'b1;
      Y7n = 1'b1;
   end  
   else begin
      case({A2,A1,A0})
         3'b000 : begin
                     Y0n = 1'b0; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b001 : begin
                     Y0n = 1'b1; Y1n = 1'b0; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b010 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b0; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b011 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b0; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b100 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b0; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b101 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b0; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b110 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b0; Y7n = 1'b1;
                  end 
         3'b111 : begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b0;
                  end 
         default: begin
                     Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end
      endcase  
   end 
end    
     
endmodule

module decoder1(
   input             A     ,
   input             B     ,
   input             Ci    ,
   
   output wire       D     ,
   output wire       Co         
);
    wire [1:0] add;
    assign add = B + Ci;
    assign D = (A>=add)?(A-add):(2+A-add);
    assign Co = (A>=add)?1'b0:1'b1;
    
endmodule

Testbench

`timescale 1ns/1ns

module testbench();
    initial begin
        $dumpfile("out.vcd");
        $dumpvars(0,testbench);
    end
    decoder1 inst(
        .A(A),
        .B(B),
        .Ci(Ci),
        .D(D),
        .Co(Co)
    );
endmodule

三个刺客
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专栏目录
用74l138实现一个一位全减器_如何用python实现一个HTTP连接池
weixin_39652658的博客
01-15 341
一. 连接池的原理　　首先, HTTP连接是基于TCP连接的, 与服务器之间进行HTTP通信, 本质就是与服务器之间建立了TCP连接后, 相互收发基于HTTP协议的数据包. 因此, 如果我们需要频繁地去请求某个服务器的资源, 我们就可以一直维持与个服务器的TCP连接不断开, 然后在需要请求资源的时候, 把连接拿出来用就行了.　　一个项目可能需要与服务器之间同时保持多个连接, 比如一个爬虫项目, 有...
牛客刷题总结.docx
01-28
"牛客刷题总结" 本资源摘要信息主要涵盖了 Java 语言的基础知识点、设计模式和事务处理。下面是详细的知识点解释： 一、Java 基础知识 1. Java 源程序只能有一个 public 类存在，且类名与文件名相同。这是因为 ...
减法器
weixin_43727437的博客
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减法器可以由基础的半减器和全减器模块组成，或者基于加法器和控制信号搭建。 定义Nbit被减数x，减数Y，差为D（difference）； 来自低bit的借位Bi，想高bit借位Bi+1，i为bit序号。 一、半减器 半减器用于计算两bitXi和Yi的减法，输出结果Di和向高位的借位Bo（Borrow output）。其真值表、逻辑表达式、verilog描述和门电路图如下： module half_sub( input xi, input yi, output di, output bi );
数电仿真-基于74LS138和74LS20的1位二进制全减器
最新发布
harleyzf的博客
04-23 2541
1位二进制全减器
Verilog快速入门（13）—— 用3-8译码器实现全减器
weixin_62355917的博客
02-22 1614
用3-8译码器实现全减器请使用3-8译码器（其功能表见上一篇）和必要的逻辑门实现全减器，全减器接口图如下，A是被减数，B是减数，Ci是来自低
用3-8译码器实现全减器
jk_101的博客
10-12 1861
请使用3-8译码器和必要的逻辑门实现全减器，全减器接口图如下，A是被减数，B是减数，Ci是来自低位的借位，D是差，Co是向高位的借位。38译码器的输出实际上包含了输入A2 A1 A0组成的所有最小项，而全减器作为组合电路，其输出最终可化简为最小项的形式。由于译码器的输出为最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用门电路和译码器实现逻辑函数。由于译码器的输出为最小项取反，下面需要将表达式中的最小项转换为最小项取反的形式。由上式可知，采用与非门即可实现该电路的组合逻辑输出。
fpga组合逻辑（4位比较器、8-3优先编码器、38译码器实现全减器、数据选择器实现逻辑函数等）
小博的博客
11-26 3099
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74LS138设计一位二进制全减器
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1） 首先我们要知道什么是全减器，先弄懂全减器。 全减器真值表如图。下面来讲解一下这个全减器。 这里的Ci A B是输入信号，Co D 是输出信号。这个非常重要。 表中字符含义 Ci ：表示来自低位的借位，很多人第一次不懂低位来的进位是什么意思，你可以这样想，先考虑咱们常见的十进制减法。这里只是计算某一位数相减，可能有两种情况。1）减数小于被减数，需要向高位借位，那么问题就来了，向高位借位后...
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关于牛客刷题总结全部汇总 本资源摘要信息主要讲述了 Java 语言的基本概念、设计模式、MVC 模式、数学函数、重载和重写的区别、多态、数组、静态成员和方法、事务属性等知识点。 一、Java 基本概念 1. Java 源...
牛客SQL刷题 Day-07
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JAVA小白leetcode刷题顺序...小白选取的《剑指offer》是LeetCode上面的剑指offer系列，里面的题目顺序和牛客上面有些许差异，所以这个专题可能更适合各位在LeetCode上刷题的小伙伴儿哈！ 欢迎各位小伙伴顺便关注一波哈~
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3线8线译码器74HC138&门电路设计一位二进制全减器电路
HopesunIce的博客
05-11 7万+
74HC138&门电路设计一位全减器电路          这个是数电课本上的一个习题   （上课效率基本为0  所以只能下课 自己学点   所有的课程都是 这样  ）刚明白这个题目 写下来 也让自己加深一下理解  也希望可以帮助到大家   哈哈     首先你得知道什么是全减器才能知道怎么做吧  Hopesun 和大家一起来说一下 全减器的真值表如下图：   没找到好图  
74ls138和与非门设计全减器,用74LS138和门电路设计1位二进制全减器
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牛客VL17 用3-8译码器实现全减器
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用74ls138和门电路设计1位二进制全减器 (3页) 本资源提供全文预览，点击全文预览即可全文预览,如果喜欢文档就下载吧，查找使用更方便哦！19.90 积分1、用 3 线—8 线译码器 74LS138 和门电路设计 1 位二进制全减器，输入为被减数、减数和 来自低位的借位；输出为两数之差和向高位的借位信号(74LS138 的逻辑框图如图 1.1 所 示) 。CO---向高位的借位； Y---两...
实验二 使用MSI设计全减器
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组合逻辑电路：一位全减器设计
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一位全减器设计 1.逻辑抽象 确定输入变量：被减数Ai，减数Bi，低位向本位的借位Ci 由这三个变量我们就可以知道本位差Di以及本位向高位的借位Ci+1。（根据二进制数减法规律） 比如输入变量Ai=0,Bi=1,Ci=1, 0被借走1之后-1显然不够减，到高位借1，所以输出的本位到高位的借位Ci+1就是1，二进制数中向高位借1当成2，再被低位借走1就是1，1-1=0，所以本位差Dn=0 由此规律得到真值表。 2.逻辑函数式 由得到的真值表写出输出变量的逻辑函数式 分别画出Ci+1与D
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牛客刷题 jsnode 输入输出
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在牛客网上刷题，使用 JavaScript 和 Node.js 进行输入输出操作是非常常见的。下面是一个简单的示例，演示如何使用 Node.js 读取标准输入并输出结果： ```javascript // 导入内置的 `readline` 模块 const readline = require('readline'); // 创建 `readline` 接口 const rl = readline.createInterface({ input: process.stdin, // 设置输入流为标准输入 output: process.stdout // 设置输出流为标准输出 }); // 提示用户输入 rl.question('请输入一个数字：', (input) => { // 处理用户输入 const number = parseInt(input); // 输出结果 console.log(`输入的数字是：${number}`); // 关闭读取器 rl.close(); }); ``` 使用以上代码，你可以在命令行中输入一个数字，然后将其输出。 请注意，以上示例仅展示了如何进行简单的输入输出操作。在实际的题目中，你可能需要根据具体的需求进行更复杂的输入输出处理。

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