PCB 电源完整性初学者指南：从电路板到封装

尽管看起来平淡无奇，但PCB和高级封装中的电力传输仍然是设计师面临的最大挑战之一，尤其是在数据中心、边缘计算、移动设备和电信/网络等环境中。在这些环境中，大量数据通过极高数据速率的通道传输，尽管我们非常注重信号完整性，但如果没有稳定的电源，这些系统都无法工作。

电源完整性发生在组件级和 PCB 级，正如其他人在本博客中提到的那样，电源完整性问题可能会导致信号完整性问题（抖动、电源/接地反弹、EMI）。虽然大多数较简单的电源完整性指南往往只关注 PCB 级，但 PCB 和封装必须协同工作才能为互连提供稳定的电源。

本指南将尝试为 PCB 设计师提供全面的电源完整性概念视图。虽然设计师通常无法控制其封装，但他们可以采取措施确保其 PCB 和组件封装协同工作以提供稳定的电源。我将概述确保这些领域电源完整性的一些主要方法，从堆叠设计到最佳电容器选择。

什么决定了 PCB 的电源完整性？

电源完整性是交流和直流中的概念；在直流情况下，我们关心的是铜轨的尺寸是否合适，以确保较低的直流压降。如果 PCB 设计时没有考虑电源完整性，则电源轨上观察到的电压可能如下图所示。在 I/O 切换阶段，从 PCB 的供电网络 (PDN) 拉出的电流脉冲会在电源总线上激发瞬变。下面显示了逻辑电路反复切换的示例。

 

最常见的情况是切换速度非常快的高速组件；同时切换的 I/O 越多，功率需求就越大，因此电源轨上的噪声也就越大。放大其中一个瞬态响应时，瞬态会以多个时间常数衰减，最主要的是较长的低频时间常数，这会对电源轨产生最大的噪声。

 

一般而言，当给定 PDN 结构的信号上升时间较快时，产生的纹波可能具有更大的过冲，或与较高频率欠阻尼振荡相关的多个时间常数。这些振荡是不受欢迎的，原因有二：

1. 它们表现为输出信号上的噪声（时序噪声和信号电平噪声），可能导致逻辑电平被误解
2. 它们会产生辐射 EMI，可以从电路板（通常是边缘）测量

出于这两个原因，设计人员必须采取一些措施来确保调节器输出的直流电压尽可能稳定。

PDN 阻抗、电感和电容

PCB 中 PDN 的阻抗是电源完整性的主要决定因素。稳压器也通过其反馈回路发挥作用（见下文），但设计 PDN 阻抗是 PCB 设计师的职责。目标是尽可能降低 PDN 阻抗，通常低于 100 mOhm 水平。

PDN 阻抗由几个元素决定，如下表所示。

 

元素	对电源完整性的影响
电源和接地平面对	储存电荷，可释放以提供高频电力 确定封装的扩散电感
分立电容器	提供低频和中频电力
电容器封装和过孔电感	限制电容放电为信号供电的速率 确定上面显示的瞬态振荡频率
埋置电容	指电源层和接地层之间的介电材料提供的电容
封装寄生效应	确定封装如何提供达到 GHz 范围的高频功率

总的来说，这些元素将决定 PDN 的阻抗谱。下图显示了 PDN 的各种贡献因素，这些贡献因素大致按频率范围划分。此处显示的阻抗谱由大量电容器构成，这是以高边沿速率运行的高 I/O 数量数字处理器的典型特征。

PDN拓扑

所有为高级处理器供电的 PDN 都是多端口网络。它们需要多个稳压电压，范围从高值到低逻辑电平。在高引脚数处理器上，电压范围从较高的逻辑电平（5V0 或 3V3）到低至 0V8 是很常见的。

下面显示了一个定义高级处理器 PDN 的电源树示例。该示例旨在展示如何构建来自主电源或稳压器的不同电源轨，为整个系统供电。

 

需要四个不同电源轨且电压逐渐降低的处理器的 PDN 拓扑示例。

上述示例并非旨在推广到所有数字组件，但它应该说明许多组件将具有多个电源轨。由上述电源拓扑供电的数字处理器可以是任何类型的组件，例如大型 FPGA、网络处理器、MPU、大型 MCU、GPU 或其他专用处理器。处理器上的 I/O 从电源轨获取电力，因此这些电源轨可能会在 PDN 中产生显著的瞬态噪声。

上述拓扑结构应说明两个设计要求：轨道之间的隔离，特别是由同一调节器供电的两个不同轨道之间的隔离，以便它们不会相互传输噪声。每个轨道还需要具有自己的低阻抗值，以确保任何噪声激励都很低。

 

PCB 叠层和材料

在电源完整性方面，PCB 叠层中的材料选择在提供确保稳定供电所需的电容方面起着重要作用。此外，层排列应提供放置在薄层上接地平面附近的电源轨。这将有助于确保叠层为高达约 1 GHz 信号带宽的信号提供足够的电容。

 

将层分组到更高层数的策略。

当平面层中可用的电容不足，并且分立电容器受到寄生效应的限制时，所需的电容可以由嵌入式电容材料 (ECM)提供。这些材料是非常薄的薄膜（有些厚度低于 1 mil），Dk 值高达 30。这些材料还具有非常高的损耗，可以吸收 PCB 基板中传播的 EMI，从而减少来自电路板边缘的辐射 EMI。

就 PDN 阻抗而言，这些材料的影响有四方面：

• 提供更高的电容，从而在中频（高达 1 GHz）中降低阻抗
• 将与电源/接地平面对相关的PDN 谐振移至较低频率
• 抑制与电源/接地平面对相关的 GHz 范围内的 PDN 谐振峰值
• 将与平面电容相关的 PDN 阻抗谷（从 0.1 到 1 GHz）移至较低频率

下图显示了这些材料的效果。随着电介质厚度减小，我们可以看到 PDN 中的谐振峰衰减并移至较低频率。如果我们增加材料的介电损耗，也可以看到类似的结果。

 

 

数据显示，当在 PCB 叠层中使用较薄的 ECM 时，PDN 阻抗会降低。我们可以非常清楚地看到，通过使用较薄的 ECM 材料，1 GHz 附近的谐振行为大大降低。[来源：杜邦]

封装寄生效应

元件封装具有与封装结构相关的寄生效应，元件封装具有自己的 PDN 阻抗。封装的阻抗与 PCB 的阻抗相结合，它们共同决定了半导体芯片上逻辑电路的电源输入端的噪声量。现代处理器包括封装内电容器，以帮助抑制瞬态激励并将有用的信号带宽扩展到 GHz 范围。

 

超越 PCB 和封装

我们已经介绍了 PCB 和封装的所有内容，包括先进封装中一些最复杂的设计特征和模型。PCB 设计师可以控制电路板布局、堆叠和布局/布线，还可以控制封装。在功率调节策略方面，我们还没有涉及两个重要主题： 

• 大型高速处理器的电压调节器模块 (VRM)
• 原理图和 PCB 布局中的模拟

VRM 模块

PDN 的结构以及许多高级组件需要多个电源轨的事实需要多个稳压器模块，这些模块彼此并联分支。固定功率稳压器的工作是通过反馈回路（大多数稳压器上的 FB 引脚）补偿电压下降并维持目标输出电压。反馈回路必须足够快地响应并调节输出以试图稳定输出电压。

VRM 及其布局实践的主题将在本网站的其他地方介绍。除了 VRM 设计和布局之外，设计人员还应专注于设计正确的堆叠和电容器/材料选择，以确保其工作带宽内 PDN 阻抗足够低。正如我们上面所讨论的，布局和放置也会通过产生寄生效应影响电源完整性。

 

模拟

模拟可以在交流或直流下进行，也可以在原理图或完成的 PCB 布局中进行。对于以高达 GHz 信号带宽运行的高速 PCB，交流电源完整性模拟最为重要，因为它们可以揭示 I/O 开始切换时的电源总线纹波。

原理图中的 AC 模拟是基于 SPICE 的模拟，用于检查用于去耦/旁路的电容器网络的稳定性。这些模型可以估计电源总线响应，以及评估 PDN 中包含的电容是否足够。还有评估由同一调节器/VRM 供电的不同电源轨之间的隔离的问题，这可以通过评估传输阻抗来确定。

交流仿真也可以在 PCB 布局中进行，但这需要电磁场求解器根据 PCB 中 PDN 的结构预测信号在空间和时间上的行为。这些仿真计算量很大，需要专门的软件。

尽管交流模拟在高级产品中很重要，但直流模拟在高速 PCB 中仍然很重要。这些 PCB 中主处理器中切换的大量 I/O 可能会产生数安培的电流需求。当您使用为多个外设提供服务的超大型高速电路板（如背板）时，您现在必须在整个系统中支持约 100 A 的电流，包括为快速处理器上的 I/O 供电的电源轨。因此，识别和消除电源轨中的极端电流非常重要。