DDR PHY

PolarFire® FPGA and PolarFire SoC FPGA Memory Controller (microchip.com)

这个链接有DDR中相关的内容，但是全英文。

1.ddr phy架构

1.pub（phy unility block） 

支持特性：

（1）不支持SDRAM的DLL off mode

（2）数据位宽是以8bit逐渐递增的（这样做的目的是因为可能支持16/32/64bit的总线位宽）

（3）最多支持4个rank(channel -> rank -> bank -> raw/column)

（4）支持single data channel或者dual data channel(可配置，在dual data channel的模式下，是支持一个channel处理一半数据的特性)

（5）可以完成PHY的初始化，training（比如，automatic DQS gate training,delay line calibrations,VT compensation,write leaving, write read data bit deskew, DQ/DQS eye training），控制的逻辑

主体结构框图：

 DRAM command unit模块主要是用于：软件配置相关命令之后，命令来到此模块，随后可以发起对DDR颗粒的一些操作，比如refresh,active等，他是不走控制器的DFI接口总线的，这个模块主要还是用于调试。

初始化主要包含的步骤如下（这一步骤是pub的主要功能）：

 delay calibration：延迟链的校准

impedance calibration:阻抗校准（ODT calibration）

SDARM initialization：phy初始化之后，发出命令给片外的颗粒，对颗粒进行初始化

从write leaving开始到data eye training，统称为training，前面步骤主要是对各个部分进行初始化

接下来针对各个步骤逐一看：

pll初始化：

延迟链校准（delay line calibration）

delay line在每个数据单元中，也就是在这些data phy里面，放在这个位置是为了对数据采集的时候 的相位进行补偿。

 

 延迟链实际就是一些逻辑门，在进行延迟链校准的时候，实际上做的就是得到周期和延迟单元之间的关系。假设一个周期是2ns，经过一个延迟单元需要0.5ns，那么延迟链校准就是相当于把2/0.5= 4这个值告诉pub。

master delay linle/local delay line分别指什么，两者的区别是什么？

local delay line只在初始化的时候做一次周期测量，而对于mater delay line来说，在后面的操作过程中他是会不停的做周期测量，MDL也是有寄存器配置可以将其关掉的，也就是使得其不一直做周期测量，但是我们一般都是会让他一直打开的，为什么？ 参考下面drift detection and compensation

对于上面架构中的一个data phy的结构如下，其中WL LCDL表示的就是write leveling local calibration delay line。

 drift detection and compensation（漂移检测和补偿）

这一操作实际是由于一个信号经过延迟单元的延迟值受到温度和电压的影响，因此在一些需要固定相位之间的信号上，需要检测出这个偏移值，同时针对这个偏移值进行补偿。前面说的MDL会在每次操作的时候进行周期测量，在一开始初始化的时候，他会得到一个周期测量值和对应需要几个delay单元的比例，在随后进行周期测量的时候，他会把这个值进行周期性变化，传递给PUB。

同时，他MDL还会将周期性变化的值传递给LDL，由于LDL仅仅在初始化的时候做一次周期测量，后续温度/电压发生变化的时候，实际上是通过MDL给到自己的信息来改变delay。（理解不够全面，说的两个值的比例究竟是哪两个值的比例？）

需要指出的是，在MDL检测到漂移的时候，他不是立刻就告诉LDL让其进行补偿的，原因在于立刻进行补偿可能对当时的时序造成影响，具体什么时候进行补偿需要看phy是如何设计的。

impedance calibration阻抗校准（类似DDR颗粒那边的ZQ calibration）

这个操作和ODT相关，首先介绍下为什么需要ODT：

一个DDR通道，通常会挂接多个Rank，这些Rank的数据线、地址线等等都是共用；数据信号也就依次传递到每个Rank，到达线路末端的时候，波形会有反射，从而影响到原始信号；因此需要加上终端电阻，吸收余波。之前的DDR，终端电阻做在板子上，但是因为种种原因，效果不是太好，到了DDR2，把终端电阻做到了DDR颗粒内部，也就称为On Die Termination，Die上的终端电阻，Die是硅片的意思，这里也就是DDR颗粒。

这个操作实际就是上电的时候根据上电的电压，对自己内部的电阻进行校准。（不是特别理解）

SDRAM initialization

write leaving

为什么DDR布局布线的时候会采用fly by的方式？
总结就是挂在多个DDR颗粒的时候采用T型的布局布线一方面会导致占用空间较多，另一方面会导致切换噪声较大。

DDR3 T型拓扑和Fly-by拓扑和Write leveling详解_flyby拓扑结构_Tech-Wang的博客-CSDN博客

DDR3 | 神了，Fly_by 结构原来就这么回事儿！ - Red_Point - 博客园 (cnblogs.com)

原始相位在经过板极延迟之后，相位差变化，因此需要进行调整以符合协议中对参数tDQSS的要求。控制器发送扫描脉冲，在每个diff_dqs上升沿的时候采集CK信号线，采集为0的化，将DQ变为0，采集为1的化将DQ变为1.当采集到CK信号线从0->1的转变的时候，表示的是大概采集到了对应的区间。

  详细步骤如下（Write Leveling的功能是调整DRAM颗粒端DQS信号和CLK信号边沿对齐）：

 MR1寄存器的A7bit表示是否开启write leveling

这里主要参数是tDQSS参数，表示的是ck和DQS信号之间的相位差 

另外，需要指出的是，write leveling是每个byte都需要做的，也就是每个byte都需要做这个操作。也就是每个byte都有一个对应的DQS。

DDR3基本概念6 - Write leveling（写入均衡）_tbzj_2000的博客-CSDN博客

LPDDR4的训练(training)和校准(calibration)--Write Leveling(写入均衡)_ddr training_wonder_coole的博客-CSDN博客