使用Calibre的GUI界面检查DRC

如何启动：

        ---在Virtuoso/Calibredrv中启动Calibre DRC

                读取Virtuoso/Calibredrv中的版图和Rules里面的规则文件

        ---直接输入calibre -gui启动

                读取Inputs里面的gds文件和Rules里面的规则文件

        ---命令行运行Calibre DRC

                calibre -64 -的人才-hier -turbo_all -hyper -nowait$(DRC_RULE_CP)

修DRC的时候：

可以暂时忽略的问题

1.最小密度问题

        最小密度违反可以暂时不用管，后面可以用Metal Fill的方式来解决。刚开始的时候，可以关闭最小密度规则检查，这样可以加快DRC检查的速度

2.AA、Corner或者Border的问题

        我们可以暂时忽略有源区（AA）、Corner或者Border的问题，然后把精力主要放在其他问题上。

        AA: Check AA_*

        Corner: Check CORN_*

不能忽略的问题：
       

        着重看一下违反最多的情况，看是否是布局布线Flow的问题，或者是PR Floorplan的问题。

Floorplan的问题：

        1.Macro摆放的问题，即栅极的方向

        2.Macro与Macro的最小间距

        3.Macro与STD Cell间距问题

在Floorplan阶段，Macro的周围要放置Placement Blockage。（想一想应该怎样理解这句话，试着从第三条去理解： 3.Macro与STD Cell间距问题。我们放置Placement Blockage之后，是不是就可以从一定程度上解决Macro和Std Cell的间距问题了）

        4.最大密度问题：该问题尽量早一点解决，看是否需要把比较大的金属拉开（注意：PAD不要摆放的太过于密集，跟Floorplan有关）

        5.Latch Up问题：在Floorplan的时候，没有摆放Tap Cell或者间距太大了。关于Tap Cell的Tap less工艺，参考文章：数字IC后端小白学习日志---006 day（LVS的注意事项与Tapless工艺）_lvs 数字后端-CSDN博客、

        6.Power Net上的Redundant Via的问题：如果问题很多，多半是电源地规划做的不好。

        7.金属最大宽度的违反：这种问题一般出现在电源地线上，出现这种问题，可以采用在宽线上挖槽（Virtuoso--Chop）----（Shift+C）的方法进行解决，或者在PR工具中用多条细金属并联的方式来替代。

不能忽略的问题：

        PR Flow的问题;

        1.NW间距问题

        没有插入Filler？28nm工艺下没有Filler1，布局，插入Filler流程不太一样。

        2.普通信号上面有很多Redundant Via的问题

        信号通过Via换层时，Via的最低数量与金属面积有关系，不能太少，如果出现很多这种问题，应该是Route的Flow有问题

需要手工修改的问题：

        1.少量的电源地网络的违反

        可以手动在Virtuoso或者Calibredrv这种版图编辑工具里面进行修复，因为少量电源地的修改对时序影响很小

        2.少量信号线上的DRC问题

        尽量不要在版图编辑工具里面去修，因为可能会影响时序。最好将DRC的报告读入ICC这种PR工具中，工具会标记出现DRC违反的位置和层次，我们修改之后会提取版图中的寄生参数，然后进行时序分析，后仿真等操作，然后修复好的版图再到Calibre里面做DRC验证。