SocKit系列——My_First_Fpga开发总结

简介

这是官方文档My_First_Fpga中介绍的开发工作。这个文档会假设读者具有一些基础。

1. 新建工程时选择的型号
   

2. Block Diagram/Schematic File 即.bdf文件开发。

基于DE0的FPGA电路开发入门实验（多个实例）
[D-III] DE1-SOC 中FPGA的流水灯

如何把HDL文件，转成原理图Symbol等quartus基本操作

FPGA的开发方式有多种，原理图输入、HDL语言描述、IP核输入，
下图是本次实验生成的原理图，这属于原理图输入方式，可以看到，quartus现在也是支持原理图输入的，只需要对原理图进行编译综合就可以生成bit流文件。实际上本次实验的计数器就是用Verilog代码编写之后转换成的.bdf文件，所以实际上，教程教的是一个混合编程开发方式，后续会总结这次实验的步骤。

设计步骤

1. 新建工程（不再赘述）
2. 新建.bdf文件
3. 添加counter模块
   Verilog编程方式。新建.v文件，编写代码

//It has a single clock input and a 32-bit output port
module simple_counter (
		 CLOCK_50,
		 counter_out
	 ); 
	input CLOCK_50 ; 
	output [31:0] counter_out;
	reg [31:0] counter_out;
	
	always @ (posedge CLOCK_50) // on positive clock edge
	begin
		counter_out <= #1 counter_out + 1;// increment counter
	end 
endmodule // end of module counter

将.v文件转换成Symbol File (.sym) 文件，此过程首先会对.v代码进行编译综合，无误后生成，然后就可以在.bdf文件中双击空白处或者右键进行添加。

4. 添加锁相环
   大型功能单元，如LPM中可用的那些，都是预先设计的模块，您可以在FPGA设计中使用。这些由altera提供的巨型设备根据速度、面积和设备系列进行了优化。
   有两种方法可以调用出这个窗口，（1）Tools——>MagaWizard…
   (2)在插入symbol（双击空白处调出此窗口）下方就有
   
   按照教程配置好之后即可与上面方法相同的方式添加。
5. 添加输入接口、连线、修改参数。
6. 添加一个多路选择器（二选一）——方法与上面添加PLL锁相环类似。
7. 添加必要的输入输出引脚并连线标记。
8. 分配引脚。
   
9. Creat a default TimeQuest SDC File
   时序分析与约束(3)-TimeQuest使用-上
10. 编译并下载程序
    有关下载程序的问题见
    SocKit系列——SOCKit下载程序时JTAG链的问题&&启动方式