UVM进程的同步之uvm_event

最新推荐文章于 2023-12-31 11:29:41 发布
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分类专栏： UVM文章 文章标签： uvm_event
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本文链接：https://blog.csdn.net/liuwei848/article/details/103124631
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本文探讨了UVM中的uvm_event如何增强系统级同步，并对比了其与SystemVerilog event的区别。uvm_event提供组件间的独立性和复用性，支持数据传递和callback操作。通过trigger和wait系列函数实现同步，使用uvm_event_pool进行全局管理，确保事件同步。预触发和后触发回调允许自定义行为，但需注意预触发返回值避免影响触发流程。
摘要由CSDN通过智能技术生成

在SV中，可以使用event来实现进程之间的同步，在UVM中也与专门的类来实现进程之间的同步：
uvm_event#(typeT=uvm_object)。
uvm_event相比于event最大的优势是可以实现不同组件之间的同步。比如组件A,B要实现同步，如果使用SV的方法，必须在组件B中将组件A中的事件event赋值给组件B中的event，B.event=A.event。但是这样做出现了跨组件之间的变量连接，大大降低了组件之间相互的独立性，降低了环境的复用性。出现了uvm_event#(typeT=uvm_object) 这个同步事件

uvm_event#(type T=uvm_object)除了增加环境的独立性，复用性之外，还可以增加callback操作，这在SV event是不肯能实现的

同时uvm_event#(type T=uvm_object)在触发的同时，还可以传递数据，这个这在SV event是不肯能实现的

当然uvm_event#(typeT=uvm_object)本质上依旧是event的重重封装，只是更加方便用户的使用和环境的搭建。

在SV中 event是这么进行同步的

->event @event/wait(event.triggered)

在UVM中

uvm_event.trigger(), uvm_event.wait_trigger()/uvm_event.wait_ptrigger()

uvm_event.trigger(data), uvm_event.wait_trigger_data(data)/uvm_event.wait_ptrigger_data(data)

其中wait_ptrigger_*就是与SV中wait(event.triggered)一样，为了解决同一个delta_cycle

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UVM同步通信 - sv event, uvm_event, uvm_barrier详解
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systemverilog中介绍了semapahore，event和mailbox，以进行线程间的通信，而它们的实例需要同处一个对象中。而在uvm中，涉及多个组件，组件间的同步线程不再只局限于在同一个对象中。hierarchy name索引的方式与tb间的耦合极为紧密，为将来环境变动，环境复用带来很大的麻烦。为此，uvm定义了uvm_event和uvm_barrier来解决此问题。
uvm_event的使用（soc 中rtl和uvm交互）
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05-25 345
在soc tb验证环境中，如果不适用VIP发送激励，一般仿真的结束是由rtl中的直接调用$finish结束，而UVM并不知道仿真是什么时候开始结束了，我们可以将仿真的结束由UVM控制，但仍需要知道结束的标志，所以急需要将仿真结束的标志传给UVM中，这里提供两种方法：uvm_config_db （在finish的地方用set标志做替代，在UVM环境内wait_modified，然后get做标志判段）；
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oldmoney
01-21 534
原文 篇10-uvm通信之uvm_event & uvm_event_pool & uvm_event_callback 参考资料 (1) UVM通信篇之六：同步通信元件（上） - 路科验证的日志 - EETOP 创芯网论坛 (原名：电子顶级开发网) - 1.同步的方法 (1) 在sv中,用于同步的方法有event, semaphore和mailbox; (2) 在UVM中,用于同步的方法为uvm_event; (3) uvm_event不仅能实现不同组间进程间同步的功能,还能像TLM通信一
【uvm_event】
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在验证环境中，验证平台组件通常以同步的方式通信，以有效地实现时间精确检查，System Verilog event是专用的、广泛使用的数据类型，用于实现组件之间所需的同步通信。UVM有一个内置的专门的类围绕sv事件，这拓宽了基于事件通信的应用和使用，本文突出介绍uvm_event的使用和好处。
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uvm_event类有两种不同的操作模式：边沿敏感和电平敏感。边沿敏感模式包括：trigger()，wait_trigger()，wait_ptrigger()和wait_ptrigger_data() 方法。不要使用reset()，is_on()，is_off()，wait_on()和wait_off()方法。wait_*方法会被阻塞，在调用trigger()时释放。
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uvm中的uvm_active_passive_enum
最新发布
09-10
uvm_active_passive_enum 是 UVM (Universal Verification Methodology) 中定义的一个枚举类型，用于区分 UVM 组件（如 agent）的工作模式是主动（active）还是被动（passive）。在 UVM 中，agent 组件可以是主动的，也可以是被动的，这取决于其子组件的行为。 - 主动模式（active）: 在主动模式下，agent 会生成事务（transactions），并将其发送到被测设备（DUT）。主动 agent 通常包含 sequencer，它负责从 sequencer 获取序列并发送事务到驱动（driver）。 - 被动模式（passive）: 被动模式下，agent 不生成事务，而是响应来自其他主动 agent 的事务。被动 agent 不包含 sequencer，而是可能包含监视器（monitor）和检查器（checker），用于观察通信并进行验证。 uvm_active_passive_enum 通常用于 agent 的构造函数中，以便在创建 agent 实例时指定其模式。例如： ```verilog class my_agent extends uvm_agent; `uvm_component_utils(my_agent) uvm_active_passive_enum m_mode; // 枚举类型的成员变量 function new(string name, uvm_component parent); super.new(name, parent); endfunction virtual function void build_phase(uvm_phase phase); // 根据 m_mode 的值决定构建主动或被动 agent case(m_mode) UVM_ACTIVE: begin // 构建主动 agent 相关组件 end UVM_PASSIVE: begin // 构建被动 agent 相关组件 end default: `uvm_fatal("MODE", "Invalid agent mode") endcase endfunction endclass ``` 在 UVM 的配置中，可以通过 uvm_config_db#() 来设置 agent 的模式。
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