学习system Verilog，读懂代码的基础

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 数据类型

（1）logic类型和bit类型：

(2)signed and unsigned

无符号类型：logic，bit

有符号类型：int，integer，byte，short int

（3）数据存储

定宽数组：数组宽度在编译和仿真时已经确定时选择定宽数组。

packed and unpacked array:

foreach实现数组遍历：

动态数组

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 数据类型

Verilog语言中，有两种数据类型分别是variables和net型，variables型变量包括reg变量，integer变量等等，不过最常用的还是reg型变量，用于实现硬件描述，存储数据；wire型变量用于做电路连接。在测试文件中作为output的变量类型存在，且在连续赋值语句assign中定义变量类型。

到了sv语言中，对Verilog硬件描述语言做了大的改动，增加了很多软硬件协同的东西。

（1）logic类型和bit类型：

• logic型属于四值逻辑有0，1，x，z四种状态，而bit型属于二值逻辑只有0和1两种状态。
• logic类型用于模拟硬件电路电路，达到采用logic变量实现存储硬件电路数据的目的，而bit变量类型则用于实现更高级语言的建模。
• 四值逻辑赋值给二值逻辑时默认高位截掉，转换过程中xz也会转为bit默认值0，反之转换为x。

因此可以看出sv定义四值逻辑和二值逻辑两种不同的数据类型，是想要在sv语言使用过程中将软件设计和硬件设计分开，硬件实现和验证环境搭建分开，从而更高效的完成design。sv语言不对logic语言进行更细致的分类，不区分到底综合成线网类型还是寄存器类型，如果在软件环境中用到了也只是把他当作一个单纯的变量赋值使用；而且在验证中也减少人员区分wire和reg的区别，