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这是一份2023年锐捷公司的FPGA笔试题，涵盖数字IC设计基础知识，包括Verilog HDL、FPGA开发、时序逻辑和组合逻辑等。题目涉及Xilinx FPGA的开发软件、竞争冒险、Verilog语法、UVM全称、FPGA内部结构等多个方面，适合FPGA工程师和数字IC设计学习者刷题复习。
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题目背景
- 笔试时间：2022.07.01
- 应聘岗位：FPGA工程师
题目评价
- 难易程度：☆☆☆☆☆
- 知识覆盖：★★☆☆☆
- 超纲范围：☆☆☆☆☆
- 值得一刷：★★☆☆☆
文章目录
- 单选（2分）
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- 1 以下语句中clk的时钟周期是( )
- 2 Xilinx FPGA 器件使用什么开发软件？
- 3 数字电路设计中竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路滤除？
- 4 在边沿敏感的时序逻辑代码中使用( )赋值。会导致综台前与综合后仿真结果不一致
- 5 关于Verilog HDL中的数字，请找出一下数字中最大的一个：
- 6 多层if else语句嵌套使用时，如果条件不完备，是否会有影响？
- 7 FPGA设计时主要实现的是时序逻辑电路和组合逻辑电路，两者分别以什么实现？
- 8 下列代码采用非阻塞赋值，综合后实际生成的触发器个数是多少个？
- 9 在双向总线设计时，当总线没有输出的时候，应该将总线赋值为：
- 10 下列表达式中，正确的是：
- 11 UVM的全称：
- 12 以下不属于Xilinx和intel的FPGA器件：
- 13 UVM report 顺序为：
- 14 下面代码中信号in. q1. q2. q3的初始值分别为0,1,2,3,那么经过1个时钟周期后，q3的值为: ( )
- 15 以下哪一种语句是不会形成优先级的? ( )
- 16 属于组合逻辑电路的是:
- 17 针对下列代码以下描述正确的是( )
- 18 reg [3:0] mem [2:0]定义的存储器为( ):
- 19 在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件是: ( )
- 20 intel的FPGA器件内部最小逻辑单元为() .一个逻辑单元主要由(). () 组成;
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- 不定项选择
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- 1 下列语句中，不属于并行语句的是( )
- 2 逻辑IO引脚可配置成三态，此三态是指（）
- 3* 关于同步逻辑和异步逻辑，说法正确的是( )
- 4 Verilog HDL的数值集合有4种基本的值组成，它们是: ( )
- 5 以下说法正确的是( )
- 6 verilog中，以下说法正确的是( )
- 7 下列代码描述的是时序逻辑的代码是: ( )
- 8 下列语句一般情况下属于可综合的: ( )
- 9 下列标识符中，() 是不合法的标识符。
- 10 以8bit为例，bit8为符号位， 十进制-15的补码是 ()
- 11 以下语法描述的是什么电路( )
- 12 对timescale 1ns/10ps描述正确的是( )
- 13* 采用可编程逻辑器件有哪些优点? ( )
- 14 对SystemVerilog的class的描述错误的是( )
- 15 下图设计电路的问题是: ()
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单选（2分）
1 以下语句中clk的时钟周期是( )
`timescale 1ns/1ps
initial
begin
clk = 0;
forever begin
#20 clk =
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