（55）时序约束:[差分主时钟约束]

最新推荐文章于 2023-09-20 23:11:55 发布

宁静致远dream

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分类专栏： FPGA时序约束进阶篇文章标签： fpga开发

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本文介绍了FPGA设计中的时序约束，特别是差分主时钟约束。时序约束对于规范设计的时序行为至关重要，而主时钟约束是最常见也最重要的约束。文章详细讲解了主时钟的概念、作用以及如何通过create_clock命令进行定义，并提供了差分主时钟的约束示例。旨在帮助读者理解和掌握FPGA设计中的时序约束技巧。

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（55）时序约束:[差分主时钟约束]

1 本节目录

1.1 本节目录
1.2 基本时序约束概念
1.3 时序约束:[差分主时钟约束]
1.4 结束语

2 基本时序约束概念

A、约束是FPGA设计中所不可缺少的，通过它可以指定设计各方面的设计要求，一般常见的是包括引脚位置约束、区域约束、时序约束、电平约束等几个方面。
B、时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序要求，知道综合和布局布线截断的优化算法等；
C、布局布线约束：主要指定芯片I/O引脚位置和知道软件正在芯片特定的物理区域进行布局布线；
D、其他约束：指的是目标芯片型号，接口位置和电气特性等约束属性。
E、理解约束的目的为设计服务，是为了保证设计满足时序要求，指导FPGA工具进行综合和实现，约束是Vivado等工具努力实现的目标。

3 时序约束:[差分主时钟约束]

（1）主时钟约束
主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是我们用的最多的约束了，也是最重要的约束。
（2）主时钟
时钟是用于控制其他时钟频率的时钟，是产生准确定时信号用以控制其他时钟及可能还有设备的时钟。
（3）主时钟约束写法
A、主时钟一般指板级时钟通过输入端口进入FPGA；
B、主时钟只能通过create_clock命令来定义，且必须放在约束的开始；
C、差分主时钟约束（10MHz）