Verilog新手上路——多路译码器

最新推荐文章于 2023-12-17 22:57:00 发布

九十九度五

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本文链接：https://blog.csdn.net/m0_46637061/article/details/117592042

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电路描述

纯粹的组合逻辑电路
使用case 语句实现，注意，一定要把case的情况写全，或者要加上default
电路随应用场景的变化
–编码信号的位宽
–编码的逻辑

代码

// module top,  input priority encoder with zero input check
module decoder4to16(
  IN        ,   // input  
  OUT       );  // output 

input [3:0] IN;
output[15:0] OUT;

reg   [15:0] OUT;
// get the OUT
always @ (IN) begin
  case(IN)
    4'b0000: OUT = 16'b0000_0000_0000_0001;
    4'b0001: OUT = 16'b0000_0000_0000_0010;
    4'b0010: OUT = 16'b0000_0000_0000_0100;
    4'b0011: OUT = 16'b0000_0000_0000_1000;
    4'b0100: OUT = 16'b0000_0000_0001_0000;
    4'b0101: OUT = 16'b0000_0000_0010_0000;
    4'b0110: OUT = 16'b0000_0000_0100_0000;
    4'b0111: OUT = 16'b0000_0000_1000_0000;
	 4'b1000: OUT = 16'b0000_0001_0000_0000;
    4'b1001: OUT = 16'b0000_0010_0000_0000;
    4'b1010: OUT = 16'b0000_0100_0000_0000;
    4'b1011: OUT = 16'b0000_1000_0000_0000;
    4'b1100: OUT = 16'b0001_0000_0000_0000;
    4'b1101: OUT = 16'b0010_0000_0000_0000;
    4'b1110: OUT = 16'b0100_0000_0000_0000;
    4'b1111: OUT = 16'b1000_0000_0000_0000;
    //  full case 不需要写default，否则一定要有default
  endcase
end
endmodule

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Verilog新手上路——多路译码器

电路描述纯粹的组合逻辑电路使用case 语句实现，注意，一定要把case的情况写全，或者要加上default电路随应用场景的变化–编码信号的位宽–编码的逻辑代码// module top, input priority encoder with zero input checkmodule decoder4to16( IN , // input OUT ); // output input [3:0] IN;output[15:0] O
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