verilog基础语法（可综合部分）第一讲 变量类型

type(变量的类型) [n:1](一个变量有多少位) name（变量名）[m：1]（一共有多少个这样的变量）
例子


reg a1;                   //reg类型的变量， 名字叫a1，每一个有1bit， 一共有1个
wire a2 [7:0];            //wire类型的变量，名字叫a2，每一个有1bit，一共有8个
reg [5:0]a3[7:0];         //reg类型的变量，名字叫做a3，每一个有6bit，一共有8个
reg [-5:9] b1;            //reg类型的变量，名字叫做b1，每一个有|9-(-5)|+1个bit，一共有一个

变量的类型

变量的类型要放到电路的角度去理解，verilog最常用的两种变量是reg和wire类型。这两种变量在电路中对应了不同的器件或者结构。下面进行具体的介绍

1.wire

先上实例

module sample
(
	input wire a1,
	input wire a2,
	input wire a3,
	output wire b1
   );

wire c1;

	and(c1,a1,a2);
	or(b1,c1,a3);


endmodule

在这个实例中，我们让a1和a2进行与操作，然后把第一步操作的结果与a3进行或操作，最后输出，生成的RTL电路如下。是一个与门和一个或门

从RT