Verilog 变量类型

最新推荐文章于 2024-03-27 18:27:21 发布
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分类专栏： Verilog语法与技巧 文章标签： fpga verilog
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本文链接：https://blog.csdn.net/luoai_2666/article/details/116153352
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这篇博客介绍了Verilog中的变量类型，包括wire和reg。wire代表物理连线，缺省值为Z，而reg表示数据存储单元，缺省值为X。reg类型可以用于创建向量和数组，且在循环中可变选择位。integer作为32位有符号整数，常用于计数。memory类型则用于建模RAM、ROM和reg文件，需要常数表达式指定地址。文章强调了wire和reg、memory的区别，并指出Verilog不支持多维数组。
摘要由CSDN通过智能技术生成

wire

代表物理连线。缺省值是Z
类型：wire,tri,wand

寄存器型

表示一个抽象的数据存储单元，只能在过程语句中被赋值。
缺省值是X
类型：reg,integer,real
在这里插入图片描述

wire与reg

  1. 标量，向量，数组
    1位宽，是一个标量。如果指定了范围，那么net或reg就变成了一个多比特的实体，称为向量。数组见memory。
    在这里插入图片描述
  2. 位选择
addr [0] = 1; //单独选择
addr [23:16] = 8'h23;  //范围选择

可变选择：可以在循环中有效地使用它来选择矢量的部分。虽然起始位可以改变，但宽度必须是恒定的。

[<start_bit> +: <width>] // part-select increments from start-bit
[<start_bit> -: <width>] // part-select decrements from start-bit
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luoai_2666
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