本文介绍了在使用Vivado和ModelSim进行仿真时遇到的常见问题，包括语法错误、悬空输入端口导致的仿真失败以及ModelSim中无法直接访问内存的错误。解决方案包括检查并修正语法错误，避免输入端口悬空，以及将文件格式更改为SystemVerilog。此外，还分享了如何通过Vivado生成的命令在ModelSim中快速重复仿真。
仿真报错
UG937
vivado 仿真的基本概念
xvlog/xvhdl:解析verilog/vhdl源文件，&将解析之后的文件存在硬盘HDL lib
xelab:整理层次顺序&转化为可执行代码&链接link可执行代码快照到仿真kernel
xsim:执行仿真GUI/TCL/batch
调用modelsim卡在这一步,原因是语法不正确，使用modelsim到对应的sim文件夹下面运行编译，会提示那些语法错误，改正之后就能运行。
Vivado与modelsim仿真卡在Executing analysis and compilation step界面的问题_executing elaborate step-CSDN博客
在仿真开始的时候，代码还没完成，将tx_axis口悬空，有时仿真可用有时仿真配置报文超时。经过排查，发现ready信号一直是1，valid=x，只要将valid=0,可以初步仿真成功。
注意:不要留着输入port悬空，应该需要给特定的数值。
在联合modelsim仿真的时候，可以复制vivado产生的vlog.....语句，自己新建一个runtb.do就可以在modelsim反复运行runtb.do来仿真啦！这样比从vivado启动会快很多哦！
modelsim仿真报错:
ERROR: [VRFC 10-3155] cannot access memory 'rd_en' directly [D:/...]
modelsim 'Port' must not be declared to be an array
解决办法：
原因是只有systemverilog支持数组操作，将文件格式由*.v改为*.sv
PCIe IP的AXIs信号定义
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