情况:xactor模块例化从core_top移到了其他层级中,bit stream没有报错,但在综合时产生报错DRC aval 244,ram has CLOCK_DOMAINS=COMMON. However the two clock pins, CLKARDCLK and CLKBWRCLK, originate from different drivers. The expected property value for CLOCK_DOMAINS for this clocking connectivity is INDEPENDENT。
DEBUG:确认了时钟是同步的,同一驱动,没有增加ILA。发现PCIE的一个时钟在fdc中有约束,模块层级变更后约束中路径不满足。vivado综合时报错时钟约束路径有问题时,不会停止综合,在后面的阶段才产生了DRC aval的报错