「Verilog学习笔记」十六进制计数器

专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

`timescale 1ns/1ns

module counter_16(
   input                clk   ,
   input                rst_n ,
 
   output   reg  [3:0]  Q      
);
    reg [3:0] cnt ; 

    always @ (posedge clk or negedge rst_n)
        if (!rst_n)  cnt <= 0 ; 
        else cnt <= cnt == 15 ? 0 : cnt + 1 ; 
    
    always @ (*) 
        if (!rst_n) Q <= 0 ; 
        else Q <= cnt ; 

endmodule