Quartus II 实现D触发器

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一、设计D触发器

（一）创建工程

1. File -> New Project Wizard…
   
2. 指定工程名
   
3. 点击Next
   
4. 选择开发板
   
5. 点击next
   
6. 点击finish，完成工程创建
   

（二）设计电路

添加四个nand2和一个非门not，设计如下电路图


编译原理图

选中CLK产生时钟信号

时序波形仿真结果

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二、使用D触发器，并进行仿真

1. 创建一个波形文件
   
2. 使用一个D触发器
   
3. 设计如图所示电路图：
   
4. 保存电路图
   
5. 编译原理图文件
   
6. 编辑波形图
   
7. 仿真结果
   

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三、基于Verilog语言实现D触发器

1. 创建Verilog文件：
   
2. 编写Verilog代码：

module D_Trigger(d,clk,q);
    input d,clk;
    output q;
    reg q;

    always @ (posedge clk)
		if(clk)
        q <= d;
endmodule

仿真结果

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参考

https://blog.csdn.net/YangMax1/article/details/123477081
https://blog.csdn.net/weixin_46628481/article/details/123421722