逻辑综合改善时序的几个思路

1.使用lvt，ulvt的lib库，增大使用百分比

例：使用 set_multi_vth_constraint command指定使用lvt cell占所有cell的比例。

或：禁用HVT、RVT的cell，例：set_dont_use [get_lib_cells scc40nef_hdc40_hvt_ffg_v1p21_-40c_ccs/*]

2.使用set_critical_range command提高工具对设计的整体优化程度

3.分析时序报告，对部分延时较大的cell禁用，set_dont_use [get_lib_cell cell_name]

4.分析时序最差的路径所在层次，group_path -weight设置优化权重，重点优化

5.ungroup -flatten top/u_wrapper/u_ss

因为compile过程一般使用- no_autoungroup，保留单元层次，不会把层次展开成flatten。在compile优化之前，使用ungroup把u_ss层次下的单元层次打散，互相之间为同一层，可以更好优化。