静态时序分析—伪路径（set_false_path）

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分类专栏： STA静态时序分析 文章标签： 后端 学习
于 2022-07-17 08:50:55 首次发布
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静态时序分析中，伪路径（set_false_path）用于忽略不需要分析的时序路径，优化运行时间。它包括point-to-point timing exception和asynchronous clocks的应用。在point-to-point中，通过指定-from/-to或-through来设置。对于异步时钟，通常使用set_clock_group -asynchronous。异常类型优先级方面，set_max_delay优先级高于set_false_path。当两者冲突时，set_false_path会覆盖set_max_delay的设置。

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false path指逻辑上存在，但不需要分析的timing path，使用set_false_path去忽略timing分析和优化的过程，减少run time，把更多的资源放在优化真实的critical path上。

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1 set_false_path的应用

1.1 point-to-point timing exception

一般set_false_path需要指定-from/-to或者-through。

 set_false_path -from [get_pins FFB1/CP] -to [get_pins FFB2/D]

设置为false path的path，工具不会考虑它的时序约束，但是delay还是要计算的，因为这条false path上的组合逻辑可能应用于其他的path

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（141）DC综合set_false_path设置？
m0_46498597的博客
04-09 628
综合就是把行为级的RTL代码在工艺、面积、时序等约束下转换成对应的门级网表。综合是使用软件的方法来设计硬件，然后将门级电路实现与优化的工作留给综合工具的一种设计方法。它是根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下，寻找出一个逻辑网络结构的最佳实现方案。即实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。
静态时序分析（STA）——建立约束
记录所学，分享知识，结识挚友
04-04 6871
本篇就主要学习 STA约束的建立。 参考说明 【1】B站 邸老师学习视频。 【2】Static Timing Analysis for Nanometer DesignsA Practical Approach .J. Bhasker • Rakesh Chadha
set_false_path 说明
weixin_30781433的博客
10-31 1088
Afalsepathcanbeapathlogicallyimpossible.Let'stakeacircuitshownbelowasanexample. Aswecanseefromthediagram,itislogicallyimpossiblefroma1,throughf1andb2,tof2.Ita...
set_false_path
花信风的博客
03-13 1100
是时序约束中最复杂的命令之一，其参数覆盖路径起点、终点、边沿、检查类型等全维度控制。通过全参数覆盖与场景化示例，可最大化利用。参数值非法（如指向非时钟/端口对象）。：路径定义不精确（如未穿透关键节点）。优化时序收敛，同时规避过度约束风险。
SDC命令详解：使用set_fasle_path命令进行约束
前进，才知道自己的渺小
03-06 7196
set_false_path是一个点对点时序例外命令，其他的点对点时序例外命令包括set_max_delay命令、set_min_delay命令和set_multicycle_path命令。它们之间可能产生冲突，具体的解析规则可以查阅DC的手册。在实践中，建议减少-through选项、-rise_through选项、-fall_through选项的使用，因为它可能增加不必要的运行时间，只在必要时使用它们。
为什么异步时钟不要设false path
luoai_2666的博客
07-23 352
由于我们分析的是信号A对信号B的影响，所以这里的信号A就是aggressor，信号B就是victim。而我们知道，对于aggressor和victim属于两个具有异步关系的clock的情况，aggressor的跳变可能发生于victim整个时钟周期的任何时刻。如图，在crosstalk分析中，当信号A和信号B跳变发生于同一时刻，那么信号B会因为信号A的影响，产生一个delta delay。而按照同步关系来计算的话，aggressor对victim的timing window之外的跳变的影响，工具就忽略了。
【vivado】时序约束-set_false_path
liuchj的博客
03-18 4006
false path指逻辑上存在，但不需要分析是否满足建立/保持时间的时序路径。使用set_false_path去不对指定路径其进行任何时序约束，进而在时序报告中屏蔽相关错误，但不会停止对其进行延迟计算，因为这条false path上的组合逻辑可能应用于其他的path。这一点区别于set_disable_timing，set_disable_timing完全不对路径做任何时序分析。
FPGA时序约束中set_false_path的使用
热门推荐
坚持
08-13 3万+
A false path can be a path logically impossible. Let's take a circuit shown below as an example. As we can see from the diagram, it is logically impossible from a1, through f1 and b2, to f2. It als
VIVADO时序约束之时序例外（set_false_path）
aaaaaaaa585的博客
12-05 1万+
VIVADO时序约束之时序例外（set_false_path）
false path
fairy0905的专栏
10-19 1万+
如何处理异步时钟？        很简单，set_false_path         注意要from A to B，同时要from B to A  使用set_false_path：set_false_path -from [get_clocks clk1] -to [get_clocks clk2]set_false_path -from [get_clocks clk2] -to [get_...
Set False Path 方法
Pual_Georg的博客
08-06 3706
set_clock_group -name asyn_clocks -asynchronous -group clk1 -group -clk2（只需要写一句即可）另注：Set False Path的两个时钟需要设置两次，例如CLK1与CLK2，需要设置CKL1 -> CLK2和CLK2 -> CLK1两个方向；1.使用set_false_path：（是需要设定目的端和起始端两个方向）而set_clock_group只需要设置一次；
静态时序分析—多周期路径（set_multicycle_path）
m0_61544122的博客
06-23 2090
set_muticycle_path常用情景
静态时序分析—set_clock_groups
m0_61544122的博客
07-10 4676
set_clcok_groups使用场景
（FPGA时序约束）set_multicycle_path详解
chengding0389的博客
04-19 2944
和set_max_delay/set_min_delay一样属于时序例外的一种。时序例外在之前的文章中讲过，如果不去约束的话，可能会造成时序资源的浪费，不因该分析的分析了，不应该优化的优化了，不应该这么严格去分析的也这么严格的去分析了，跑这样的程序浪费电脑资源，同样也会增加运行时间。时序例外有几种：（1）set_false_path：直接设置不分析（2）set_max_delay/set_min_delay：直接覆盖默认requirement。
时序例外约束(falsePath/maxminDelay/multiCyc/pathMargin)
cy413026的博客
07-17 2344
通常情况下，两个同步的reg进行timing_check时，组合逻辑的delay必须在一个时钟周期内到达，才能满足建立时间的要求，但是在某些情况下，从一个寄存器输出到另外一个寄存器的data端需要不止一个cycle的时间，而且这又不影响逻辑的功能。但是当我们通过上述约束设置以后，launch clk的沿推到了T=30ns，因此，两个寄存器之间的组合逻辑delay的要求就放松到了30ns，这样的状态下，Tsu是容易满足的。从图中可以看出，这类约束之间存在优先级的限制，同时约束本身也有优先级的存在。
设置set_false_path
m0_47220307的博客
04-18 3179
关于vivado生成bitstream一直停留在running route_design的一些解决办法
时序例外_Timing Exceptions_False Paths(set_false_path)
flypassion的博客
09-18 6453
今天拿到一个别人的工程，布局布线后发现有16个Critical Warning，在生成bit文件时，vivado卡死在布线步骤，说明时序是有问题的。打开综合后的时序报告，发现保持时间Slack为-18ns，而且都是保持时间违例，建立时间没有问题。通过对具体的违例线路分析，发现大部分都是异步fifo读写数据路径违例（如下图所示），最终通过set_false_path解决了问题。所以对false pa...
[静态时序分析简明教程(八)]虚假路径
weixin_43698385的博客
12-03 4904
对于常规时序约束外的特殊路径，我们希望时序分析工具宽松的检查或者根本不检查，针对于这些非常规的时序约束，在第八章，我们将讨论虚假路径的概念，这种路径对应工具**不检查**，而在第九章，我们将讨论多周期路径，这种路径对应工具使用宽松的检查标准。
网表约束set false path
最新发布
03-25
### 如何在网络表中设置虚假路径约束 在数字电路设计中，`set_false_path` 是一种重要的时序约束机制，用于指示综合工具忽略某些特定路径上的时序分析。这种约束通常应用于那些不需要满足传统时序条件的路径上，比如异步信号、复位信号或者测试模式下的特殊路径。 以下是关于 `set_false_path` 的具体使用方法及其在网络表中的应用： #### 1. 基本语法 `set_false_path` 可以通过指定源寄存器（source）、目标寄存器（destination）或者其他逻辑单元来定义哪些路径被标记为虚假路径。其基本形式如下： ```tcl set_false_path -from [get_cells source_cell_name] -to [get_cells destination_cell_name] ``` 此命令会告诉综合工具，在从 `source_cell_name` 到 `destination_cell_name` 的路径上不执行任何时序检查[^1]。 #### 2. 应用场景 - **异步信号**：对于跨时钟域的信号传输，可以将其设定为虚假路径以避免不必要的时序警告。 - **组合逻辑回路**：如果存在未预期的设计行为导致了组合逻辑环路，则可以通过该约束消除错误提示。 - **扫描链插入**：在DFT（可测性设计）过程中引入的额外路径可能不符合常规时序模型，因此也需要加以屏蔽。 #### 3. 高级选项 除了简单的 `-from` 和 `-to` 参数外，还可以利用更复杂的匹配规则进一步细化控制范围。例如： - 使用正则表达式选择多个对象； - 结合其他属性筛选符合条件实例列表等等。 下面给出几个实际例子说明这些高级功能的应用方式: ##### 示例一: 对整个模块内的所有内部连接施加假路径约束 ```tcl set_false_path -through [get_nets *internal_net*] ``` 这里假设我们希望抑制某个特定命名模式下网络(`net`)所代表的所有连线相关联的一切潜在问题报告[^2]. ##### 示例二: 考虑优先级关系的情况 由于不同类型的时序例外声明之间可能存在冲突, 所以理解它们之间的相对重要程度非常重要. 按照文档描述,set_false_path具有较高的处理权值,这意味着它能够覆盖掉诸如最大延迟之类的较低层次限制.[^3] ##### 示例三: 组合推理配置调整 为了确保多路复用器(MUX)按照期望的行为正确生成而不受共享资源优化的影响, 我们可以适当调节相关的环境变量参数. ```makefile set hdlin_infer_mux true set hdlin_mux_size_limit 512 ``` 这样做的目的是让工具知道即使遇到复杂情况也应该尽可能保留原始结构而不是尝试简化重构.[^4] ### 总结 通过对上述内容的学习可以看出合理运用各种手段可以帮助工程师更好地掌控项目进展状况并最终达成高质量成果的目标.
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