静态时序分析（STA）——建立约束

已于 2022-04-04 21:52:03 修改
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分类专栏： Tcl & STA 文章标签： 静态时序分析 STA
于 2022-04-04 20:01:13 首次发布
From Xu_Y_B
本文链接：https://blog.csdn.net/qq_43045275/article/details/123832477
版权
本文介绍了静态时序分析（STA）中的约束建立，包括时钟声明、输入输出路径、设计规则检查和时间分析的完善。重点讲解了时钟定义、时钟不确定性、输入延迟、输出延迟、虚拟时钟的概念和约束设置方法，旨在帮助读者掌握STA的基础知识。
摘要由CSDN通过智能技术生成

目录

1、时钟声明

1、（主）时钟定义

 2、时钟不确定性

 3、时钟延迟

4、生成时钟

2、输入输出路径

1、输入延迟

2、输出延迟

3、时序路径分组

 4、外部属性建模

1、输入：

2、输出

3、设计规则检查（DRC）

4、虚拟时钟

 5、完善时间分析

1、set_case_analysis

 2、set_disable_timing

3、set_false_path

 4、set_multicycle_path

参考说明

本篇就主要学习 STA约束的建立。

1、时钟声明

1、（主）时钟定义

定义时钟时需要声明如下几个因素：

  • 时钟源：可以是设计的端口，也可以是设计内部某个单元的引脚（通常是时钟生成逻辑的一部分）
  • 周期：时钟的周期
  • 占空比：高电平（正相）和低电平（负相）的持续时间。
  • 边沿时刻：上升沿和下降沿翻转时间。

以上的约束为：

create_clock -name S
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在路上-正出发

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