fpga在仿真时在复位之前要加1问题：

最新推荐文章于 2024-11-07 23:57:26 发布

m0_66039584

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文章标签： fpga开发

本文链接：https://blog.csdn.net/m0_66039584/article/details/130297532

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在FPGA仿真时，为确保复位操作的准确性，通常需要在复位信号之前增加延迟。这有助于避免毛刺和状态机异常跳变。文章强调了在激励信号变化前也需加1延迟，以保证仿真结果的稳定，否则可能会导致仿真错误。尽管有时可能侥幸得到正确结果，但正确添加延迟是确保仿真准确性的关键。

摘要由CSDN通过智能技术生成

fpga在仿真时在复位之前要加1问题：

initial begin
    rst_n=0;
    wr_req=1;
    #(20*CHANG+1);     //不仅要在这里加1，要在每个激励信号第一次变化之前加1，如在第7行也要加1
    rst_n=1;
    @(posedge idle_flag)
    #(CHANG+1);			//加1不要少，否则正常信号可能会变成毛刺
    wr_req=1;
 end

fpga在进行前方真的时候不涉及任何延迟，在复位时等待时间加1是更好的模拟真实情况，并且减少错误，如果不加以可能会出现突变毛刺或者状态机跳变的时候跳变条件只维持一瞬间，并且要注意激励在每次变化之前也要延迟加1，如上述代码第7行要延迟101，因为第6行语句同步信号，让第4行加1的作用失效所以要重新加1否则仿真可能出错（暂时不知道为啥，有点看运气，有时候仿真效果没问题，有时候有）。