Verilog中有符号数定义

Verilog中有符号数定义

Verilog中出现负数运算要在定义变量时定义为有符号类型（signed），并且在一个运算表达式中所有变量要么都是有符号类型变量要么都是无符号类型变量，不能混用，否则可能出错。

负数在Verilog中事宜补码的类型储存的，变量在前一步运算过程中出现了负数，会默认保存保存为补码的形式，如果这是变量定义不是有符号类型，则在下一步计算中该变量会把上一步得到的补码值当作无符号类型（正值）的值计算，造成错误，下面以sobel边缘加测为例简单说明一下：

sobel算子在计算过程中会出现负值。

reg      [9:0]   Gx       ;//可能会出现负值，这里仅用reg定义寄存器型变量
reg      [9:0]   Gy       ;
reg     [20:0]  Gxy_square;
reg 	  [20:0]	 y			  ;
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        Gx<=10'b0;
    end
    else if(Gx_flag1)  begin
        Gx<=((a3-a1)+((b3-b1)<<1)+(c3-c1));   //这里计算出现负值，并且会以补码的类型储存，比如a1=1
    end
end
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        Gxy_square  <=  21'b0;
		  y<=0;
    end
    else if(