Verilog学习笔记——01——8位反相器

使用Ultra Edit编写程序

使用Modelsim进行波形仿真

//2023-5-16
//8_bit反相器
`timescale 1ns/10ps
module inv(
A,
out
);

input[7:0] A; //8位
output[7:0] out;//input和output中直接标位宽，不定义变量类型的话默认是wire类型

assign out = ~A;//assign类型变量都是wire，~代表按位取反
endmodule
//---------testbench of inv------
module inv_tb ;
reg[7:0] A ;
wire[7:0] out ;    //testbench中变量要重新定义
inv inv(
.A(A),
.out(out)
);

initial begin
        A<= 8'b0000_0000;//8位二进制数，_仅用于方便观察，无意义

    #15 A<=8'b0000_0001;
    #15 A<=8'b0000_0010;
    #15 A<=8'b0000_0011;
    #15 A<=8'b0000_0100;
    #15 A<=8'b0000_0101;
    #15 A<=8'b0000_0110;
    #15 A<=8'b0000_0111;
    #15 A<=8'b0000_1000;
    #15 A<=8'b0000_1001;
    #15 A<=8'b0000_1010;
#15 $stop; //每过15秒+1，最后调用系统命令停止
end

endmodule

modelsim 仿真波形