一、3-8译码器的实验仿真
1. logsim绘制如下:
其真值表可表示为
a | b | c | 000 | 001 | 010 | 011 | 100 | 101 | 110 | 111 |
0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |
0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
0 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
2.利用quartus软件进行verilog编码
代码如图
RTL电路如图
mdelsim仿真
imescale 1ns/1ns
module yimaqi_tb();
reg in1;
reg in2;
reg in3;
wire [7:0] out;
initial begin
in1 <= 1'b1;
in2 <= 1'b0;
in3 <= 1'b1;
end
always #10 in1 <= {$random} % 2;
always #10 in2 <= {$random} % 2;
always #10 in3 <= {$random} % 2;
initial begin
$timeformat(-9, 0, "ns", 6);
$monitor("@time %t:in1=%b in2=%b in3=%b out=%b",$time,in1,in2,in3,out);
end
yimaqi yimaqi_ins
(
.in1(in1),
.in2(in2),
.in3(in3),
.out(out)
);
endmodule
进行仿真后
二、部分问题及解答
1.Verilog综合生成的与原设计的存在差异?仿真测试结果与真值表是否一致?
答:所生成的电路是已经封装好的电路,比logsim设计的电路更加简洁。测试结果与真值表一致。
2.Verilog中3-8译码器输出信号为何为reg类型不是wire类型?
wire型数据是关于assign的组合逻辑信号,wire型为模块的输出输入默认类型,其类比于现实中的导线方式。reg型为寄存器类型,always模块中信号需用reg类型定义。3-8译码器中使用的是always语句,所以需要定义为reg类型,若为wire类型会出现错误。
三、一位全加器
1.门级电路
module zuoye(A,B,cin,sum,cout);
input A,B,cin;
output sum,cout;
wire t1,t2,t3,t4;
and U1(t1,A,B);
and U2(t2,A,cin);
and U3(t3,B,cin);
or U4(cout,t1,t2,t3);
xor U5(t4,A,B);
xor U6(sum,t4,cin);
endmodule
logsim实现为
2.行为级
module zuoye(
input A, B, Cin,
output Sum, Cout
);
assign {Cout, Sum} = A + B + Cin;
endmodule
四、四位全加器
1.门级电路
module ad1 (
input x,y,cin,
output f,cout
);
assign f=x^y^cin;
assign cout=(x&y)|(x&cin)|(y&cin);
endmodule
module ad4
(
input [3:0]X,Y,
input cin,
output [3:0]f,
output cout
);
wire[4:0]c;
assign c[0] = cin;
ad1 fa11(X[0],Y[0],c[0],f[0],c[1]);
ad1 fa12(X[1],Y[1],c[1],f[1],c[2]);
ad1 fa13(X[2],Y[2],c[2],f[2],c[3]);
ad1 fa14(X[3],Y[3],c[3],f[3],c[4]);
assign cout = c[4];
endmodule
logsim实现
2.行为级
module ad1 (
input A, B, Cin,
output Sum, Cout
);
assign {Cout, Sum} = A + B + Cin;
endmodule
module CRA
(
input [3:0]A,B,
input Cin,
output [3:0]Sum,
output Cut
);
wire[4:0]c;
assign c[0] = Cin;
ad1 fa10(A[0],B[0],c[0],Sum[0],c[1]);
ad1 fa11(A[1],B[1],c[1],Sum[1],c[2]);
ad1 fa12(A[2],B[2],c[2],Sum[2],c[3]);
ad1 fa13(A[3],B[3],c[3],Sum[3],c[4]);
assign Cout = c[4];
endmodule
五、八位全加器
module ad1 (
input A, B, Cin,
output Sum, Cout
);
assign {Cout, Sum} = A + B + Cin;
endmodule
module CRA(
input [7:0] a,
input [7:0] b,
input cin,
output [7:0] Sum,
output cout
);
wire [7:0] c;
assign c[0] = Cin;
ad1 fa0(a[0], b[0], cin, sum[0], c[0]);
ad1 fa1(a[1], b[1], c[0], sum[1], c[1]);
ad1 fa2(a[2], b[2], c[1], sum[2], c[2]);
ad1 fa3(a[3], b[3], c[2], sum[3], c[3]);
ad1 fa4(a[4], b[4], c[3], sum[4], c[4]);
ad1 fa5(a[5], b[5], c[4], sum[5], c[5]);
ad1 fa6(a[6], b[6], c[5], sum[6], c[6]);
ad1 fa7(a[7], b[7], c[6], sum[7], c[7];
assign Cout = c[7];
endmodule
就是将fa系列多写几行即可。
六、16位 ALU设计
module ad1 (
input [15:0] A,
input [15:0] B,
input [2:0] C,
output reg [15:0] D,
output reg Cum
);
always @* begin
case(C)
3'b000: D = A + B;
3'b001: D = A - B;
3'b010: D = A & B;
3'b011: D = A ^ B;
3'b100: D = A | B;
3'b101: D = ~A;
//1:加,2:减,3::与,4:或非,5:或,6:非
default: D = 16'b0;
endcase
Cum = (D == 16'b0);
end
endmodule