PCIe PHY layer：Link training过程的LTSSM状态机跳转

最新推荐文章于 2024-07-25 11:39:54 发布
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分类专栏： 集成电路 PCIe 文章标签： PCIe LTSSM PHY Link training
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本文链接：https://blog.csdn.net/maxwell2ic/article/details/90759280
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本文详细介绍了PCIe链路训练和状态机（LTSSM）的工作过程，包括Detect、Polling、Configuration、Recovery和L0等状态的转换。在Link训练中，TS序列用于对齐、参数交换，EIOS和EIEOS确保电气空闲状态的正确进出。LTSSM的状态转换涉及 lane对齐、阻抗检测、速率切换和宽度协商等关键步骤，确保PCIe链路的稳定和高效通信。
摘要由CSDN通过智能技术生成
  1. TS(Training Sequences)用于初始化bit align，symbol align，exchange PHY parameter。TS1主要检测PCIe链路配置信息，TS2确认TS1的检测结果
  2. EIOS(Electrical Idle Ordered Set Sequence)，Tx进入Electrical Idle之前，必须发送EIOS，Electrical Idle状态下Tx差分电压接近0mV
  3. EIEOS(Electrical Idle Exit Ordered Set)，在发TS1之前或linking training过程中会时不时发送一段低频的IEOS，用于Rx端的Electrical Idle exit circuitry可以检测到电路离开Electrical Idle状态
  4. FTS(Fast Training Sequence)序列主要使接受Rx重新获得bit/symbol lock
  5. SKIP序列，进行时钟补偿，补偿300ppm的漂移，PHY发送一定数量个字符之后必须发送SKIP序列，Elastic Buffer收到SKIP序列之后要补偿相差
  6. Receiver Detect序列，用于识别Rx是否上电，因为Rx上电阻抗50欧姆，不上电则有kΩ级别，发送一个脉冲波形，通过检测电流大小能检测到对端是否有设备
  7. Link Training and Status State Machine (LTSSM)
  8. Detect：检测远端阻抗以确定是否有设备
    a) Detect.Quiet时，Tx处于Electrical Idle状态，LinkUp
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【笔记】PCIe LTSSM 状态转移
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FPGA PCIe link up的调试——使用IP集成的官方调试功能
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颜色有一定的对应关系，不一定完全正确呢，先挖个坑。
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PCIE链路训练-状态机描述1
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在此之后，任意一个lane在收到两个连续的TS1，其中link num为具体数值，lane为pad，随后dsp转变为usp（为了根据timeout机制决定谁才是真正的dsp，如果 DSP 接收到的第一批 TS1 中，链路编号就已经不是填充符号了，那么 DSP 通过这种现象就意识到存在交叉链路（Crosslink），链路对端设备此时也是 DSP。，只不过此时该通道将变成面向上游的通道）。在所有剩余的通道中，如果检测到对端接收方，但是没有接收到有效链路编号的通道，将继续发送链路编号和通道编号采用填充符号的。
PCIE——第 8 章——PCIe 总线的链路训练与电源管理
Y__Yshans的博客
10-11 4320
摘要：PCIE——第 8 章——PCIe 总线的链路训练与电源管理
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1. 链路训练基本概念 PCIe总线中的链路初始化与训练（Link Initialization & Training）是一种完全由硬件实现的功能，处于PCIe体系结构中的物理层。整个过程由链路训练状态机（Link Training and Status State Machine，LTSSM）自动完成，也就说基本没有数据链路层和事务层啥事。 LTSSM在PCIe体系结构中的位置的示意图如下： 在系统复位后，会自动进行链路训练，以达成以下目标：位锁定（Bit Lock）、字符锁定（Symbol L
PCIE调试笔记理解--link training succeed
u011393762的博客
05-17 2517
PCIE链路 training，主要是PCIE IPcore物理层自动进行的，用户能干预的地方很少。但是可以通过测试LTSSM这个状态机输出的状态判断 training succeed是否成功。假如板卡物理条件和CPU驱动正常条件下，只要配置好IPcore的时钟和复位，Link training succeed一般会成功(其他原因，能力有效还没有遇到)！！！ 以EP4CGX50器件生成PCIE HARD core为例，记录调试过程： 1. 生成IP core 参考时钟 refclk=100MHz.
PCIE相关问题收集（持续更新）
m0_61703043的博客
07-01 2739
以寄快递为例，我们说过寄快递时，想真正发到目的地的是TLP，而DLLP相当于快递员为了保证自己工作的有效性而做的快递工作者之间传递的消息。快递员上门收到你的快递并打包好之后，因为他一个小区收了120个快递，等他回到公司和货车交接时，如果仅仅是把快递(TLP)放到车上运走，那么如何保证货物完整和安全呢？非转发事务按照分割事务的方法处理，请求者发情TLP请求给接受者，然后，接受者返回完成TLP给请求者，通知请求者说明自己已经接受到了请求TLP。2.DLLP（数据链路层包）和TLP（事务层）之间的关系。
pcie设备扫描介绍及部分代码详解
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最后测试复位信号与电 源的时序是否与此设备的spec冲突。有的switch，如ASM2812，不论port的下游是否有设备，都会如下⾯log所⽰，申请2MB的 32-bit BAR空间。根据lspci结果我们可以看到，bus 12的switch下的2/3/a/b这四个port下⾯并⽆设备， 但却额外占⽤了总共8MB的32-bit BAR空间，导致正常设备的32-bit BAR资源不够分配。其可能的因素是低功耗⽀持异常，或可能是外设对于⾮Gen1的RC⽀持 存在问题，亦或者是其他类型的模块⼯作异常。
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在初始链路训练期间，逻辑PHY在PCIe模式下工作，在训练至2.5 GT/s后，根据备用模式协商的结果，在适当的情况下切换到CXL模式。在接收端，Flex Bus物理层对Flex Bus链路上接收的数据进行串并转换，并将其转换为适当的格式，以转发到PCIe链路层或ARB/MUX。对于CXL.io，如果TLP在flit边界上结束，且没有额外的CXL.io数据包要发送，但接收端仍然需要随后的EDB（EnD Bad）指示，或IDLE flit，或DLLP，以在处理TLP之前确认此TLP是完好的还是无效的。
PCIe物理层链路训练和初始化（详细）总结附图文解析-PCIe专题知识（三）
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PCIE链路在没有link之前TX会发送detect信号，当link之后就不再发送。 所以，首先使用示波器测量PCIE SWITCH和device的PCIE TX端，查看是否有detect信号发出，经多次测量没有抓到device的detect波形，能够抓到PCIE SWITCH的detect波形。 下图为PCIE SWITCH PCIE_TX发出的detect信号。 由此可以判断devi...
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