【异步电路碎碎念4】 —— 跨异步的处理方法

最新推荐文章于 2024-08-04 11:35:53 发布
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分类专栏： 芯片前端设计 电路设计基础知识 芯片前端经验分享与工具发布 文章标签： verilog
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本文链接：https://blog.csdn.net/moon9999/article/details/120643376
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本文详细介绍了跨异步电路处理的各种方法，包括单比特信号打拍同步、单比特脉冲同步、多比特DMUX同步、多比特格雷码同步、握手协议同步和异步FIFO同步。通过电路分析和实例讲解，阐述了不同场景下的同步策略和技术要点。
摘要由CSDN通过智能技术生成

前言

我一直以为我已经把这块东西整理完了，然后发现我就写了三个？

【异步电路碎碎念1】 —— 到底什么是异步电路

【异步电路碎碎念2】 —— 跨异步引发的电路危机

【异步电路碎碎念3】 —— 跨异步的处理原则

其中第三个还趋近于半成品，这还真的是始料未及，毕竟是19年动手写的东西，竟然能写着写着就忘了，也是非常的厉害了，因此今天继续总结。

没看之前，你就说写的好不好吧！

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【异步电路碎碎念5】 —— 跨异步处理的几个注意事项
moon9999的博客
10-19 1332
前言 继续上篇写，最近沉迷游戏一直没有恢复学习状态，今天开始恢复！ 【异步电路碎碎念4】 —— 跨异步的处理方法 今天这个内容跟之前的好像有些重复，不过没关系就当水一水吧~ 注意事项 多比特信号进行同步时，如需要进行逻辑运算必须在源时钟域完成组合逻辑并寄存处理，不能分别同步到目的时钟域后再进行逻辑处理 这个老生常谈了，每个比特在同步过程中收敛的时刻不同，有的在第2拍采到正确值，有的在3拍采样到正确值，在目的时钟域对多个同步信号进行组合逻辑的话，产生的结果可能与预期不一致导致整个逻辑的混乱与传播。
异步电路设计（单bit和多bit）
xiwangly的博客
01-24 2682
异步电路设计（单bit和多bit）
【Verilog-CBB】开发与验证（3）——多比特数据CDC DMUX
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08-04 969
在实际的设计中可能出现这种时序，即数据的有效信号仅维持一个时钟周期的时间（下图case1）而数据信号在下一个数据到来之前维持稳定。这就涉及到对脉冲的展宽问题（快到慢时钟域）。模块的本地参数LP_PULSE_WIDTH表示，目的侧时钟域输出的有效信号宽度，“CARE-1”表示有效信号宽度为1个时钟周期（取上升沿），“NOTCARE”表示数据有效信号宽度不取边沿，直接将CDC打拍结果输出。对于很高数据速率的多比特数据CDC选择异步FIFO/RAM，对于数据速率很低的多比特数据直接选择DMUX会更简单一些。
异步电路处理的三种方法、格雷码与十进制转换verilog
呵呵哒15
02-15 5769
http://dengkanwen.com/238.html
跨线程的异步处理
05-17 107
(1) // 声明警情加载异步委托 private delegate void DGE_InitAlarmListToDGV(string org_code, string state); /// <summary> /// 加载所有的待处理报警信息 /// <...
FPGA设计中跨时钟域的异步处理
weixin_30394333的博客
08-26 84
在FPGA开发设计中，经常是多个时钟同时工作于同一模块中，不同时钟域的信号间要保证稳定通信，必须要处理好时序问题，也就是要充分考虑信号的建立和保持时间，以下是在设计中常用的单脉冲信号的处理方法： `timescale 1 ps / 1 psmodule PULSE_GEN ( XRST , // (i) Reset Input ( Asynchronous...
芯片设计之CDC异步电路(二)
u011075954的专栏
12-30 4667
上文芯片设计之CDC异步电路(一)对比讲述了异步电路在前仿真中的行为与实际芯片的行为区别，本文继续讲几种常用的异步电路处理。 （一）单bit信号同步器 最经典的2DFF 1-bit同步器如下，下图结构通常用于单bit控制信号的异步处理： 绝大数情况下，当第一个寄存器R1进入亚稳态后，在第二级寄存器R2采样R1的输出前，R1的输出已经能稳定在0或1。 注意： cdc_s信号必须做到glitch free，也就是我们通常说的寄存输出； int_s信号链路禁止组合逻辑，其本质也是杜绝g
【异步电路碎碎念3】 —— 跨异步的处理原则
moon9999的博客
12-22 2225
接https://blog.csdn.net/moon9999/article/details/102099489 学习了跨异步的基础概念和引发问题后，继续学习下应该如何处理跨异步的场景。 查询了一些资料后，总结起来跨异步处理的大原则有以下几个。 寄存器输出 跨异步信号推荐是寄存器输出，具体来讲脉冲信号必须由寄存器输出，电平信号根据实际使用场景可以进行选择，当然我觉得吧如果面积不瓶颈的话......
【异步电路碎碎念1】 —— 到底什么是异步电路
moon9999的博客
09-28 7291
异步电路是我们在进行IC设计时候必须要跨越的一道坎，必须要掌握的基础知识。个人认为对异步电路的理解以及处理经验是衡量一个IC前端水平的重要指示。不过最可怕的是哪怕你想的再明白理解的再清楚，也还是可能会翻车，简单说异步电路堪称IC芯片出错重灾区。当然正因为如此，一般的IC设计中会把异步处理做单独的模块设计，需要进行异步处理时调用对应功能的module即可。 下文综合了我自己对异步电路的理解和实操，...
【异步电路碎碎念2】 —— 跨异步引发的电路危机
moon9999的博客
10-04 2555
跨异步本身呢是一种常见的信号处理，不过呢一旦处理不当就会引发多种电路危机，而这些电路危机大多与亚稳态有或多或少的关系。 亚稳态是我们老生常谈的问题了，再来复习一下什么是亚稳态呢。 在数字电路中信号处于非0非1、介于高低电平阈值之间未定义的状态称之为亚稳态。由于数字电路的特点只有高低电平和高阻态能够稳定存在，亚稳态会在0/1之间完全不确定的反复震荡。理论上亚稳态可以在零噪声场景下稳定维持，但是实...
异步fifo跨时钟域处理
11-30
使用FPGA内部FIFO做跨时钟域的信息处理，避免亚稳态的传播。
异步电路设计
atlll1的博客
03-02 4318
一、异步电路设计 1、单bit异步处理 1） 打三拍 从慢到快，只有亚稳态的问题；所以只用打两拍或者三拍就行了。 而从快传输到慢，不仅有要抑制亚稳态往下传播的问题，还有控制信号丢失的问题，这里就需要延长控制信号的长度。这里要将脉冲信号扩展为电平信号，在进行打两拍或者三拍就行了。打两拍或者三拍就行了。 2、多bits异步处理 1)握手信号 2)D-MUX 3)异步FIFO(格雷码) 二、Me...
芯片设计之CDC异步电路(五)
u011075954的专栏
04-08 4910
芯片设计之CDC异步电路(四) 芯片设计之CDC异步电路(三) 芯片设计之CDC异步电路(二) 芯片设计之CDC异步电路(一) 1CDC常见错误 1.1Reconvergence 1.1.1single_source_reconvergence 结构：同一个信号源头，两个同步处理器。这里提一下，有两个CDC分析工具的参数配置： 1.1.2案列1：divergence_depths为0 // divergence ...
简谈异步电路中的时钟同步处理方法
05-13 2749
​大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。 今天和大侠简单聊一聊FPGA设计中异步电路中的时钟同步处理方法，话不多说，上货。 既然说到了时钟的同步处理，那么什么是时钟的同步处理？那首先我们就来了解一下。 时钟是数字电路中所有信号的参考，没有时钟或者时钟信号处理不得当，都会影响系统的性能甚至功能，所以在一般情况下，我们在同一个设计中使用同一个时钟源，当系统中有多个时钟时，需要根据不同情
跨异步时钟域的6种方法
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helrori
05-25 1万+
方法1 双触发器（打2拍） 该方法只用于慢到快时钟域的1bit信号传递。 module ff2( input clk0,//10M input din, input clk1,//100M output dout ); reg din_r=1'd0; reg r0=1'd0; reg r1=1'd0; assign dout = r1; always@(posedge clk0) din_r <= din;/
【芯片前端】保持代码手感——跨异步DMUX
moon9999的博客
03-23 5309
前言 同样是之前的网站，也PASS了网站的对比。不过呢，经过之前的“边长为5的等腰三角型”事件后，我对这网站的对比结果和PASS就不是那么信任了。具体是个什么事件呢，事情的经过是这个样子的，那一天我心血来潮看了看SHELL的题目： 打印边长为5的等腰三角形。 你的脚本应该输出 * * * * * * * * * * * * * * * 我一看这题有意思哈，然后手贱点开了评论： 啊啊啊哈哈哈哈哈哈嘎嘎嘎哈哈哈或哈哈奥奥奥或或过！ 然后我头铁试了一下： 哈哈哈哈哈...
异步处理（凑字数）
weixin_46179564的博客
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上次学习了时序分析和时序约束的内容，其中就提到了在处理异步跨时钟域的情况下，可以使用异步fifo来交互数据。那异步和同步的情况又有什么不同呢？
“单比特信号同步” 学习笔记
weixin_30693183的博客
01-19 437
“单比特信号同步” 学习笔记 1. 概述 信号同步的目的是防止新时钟域中第一级触发器 的亚稳态信号对下一级逻辑造成影响。 简单的同步器由两个触发器串联而成，中间没有其它组合电路。 这种设计可以保证后面的触发器获得前一个触发器输出时 前一个触发器已退出了亚稳态，并且输出已稳定。 2.信号同步的要求 为了使同步工作能正常进行 从某个时钟域传来的信号应先通过原时钟域上的一个触发器 然后不经过两个时钟域间...
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