【驯服野生verilog-mode全记录】day2 —— 模块的例化

前言

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简单例化

verilog-mode语法下，最简单的例化模块方式就是：

fw_pipe u_pipe1(/*AUTOINST*/);

执行生成后就是你要的样子（之后如无必要就不写input/output/wire的生成语句了）：

/*AUTOINPUT*/
// Beginning of automatic inputs (from unused autoinst inputs)
input                   clk;                    // To u_pipe1 of fw_pipe.v, ...
input                   data_in_valid;          // To u_pipe1 of fw_pipe.v, ...
input                   data_out_ready;         // To u_pipe1 of fw_pipe.v, ...
input [IN_INFO_WD-1:0]  in_inf