hold time的一些思考点

最新推荐文章于 2024-07-13 10:01:21 发布

尼德兰的喵

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分类专栏：杂七杂八前端面经尼德兰的喵全内容专栏文章标签： verilog

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本文探讨了保持时间（hold time）的概念，特别是在触发器时序中的作用。通过一个例子解释了如何计算触发器D2的保持时间范围，涉及到Tcq（CLK--Q时间）、逻辑组合电路延迟T2和保持时间Thold。文章还讨论了时钟偏移对保持时间的影响，以及保持时间余量的计算公式，并强调了同步时钟质量的重要性。

摘要由CSDN通过智能技术生成

写这个博客的原因是看到了这个题：

时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tcq（CLK--Q）最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间。

之后又在面试时候又被问到了相关的问题，因此想要总结一下。

什么是保持时间（hold time）？保持时间就是指的对于一个触发器来说（如下图的D触发器），在时钟信号上升沿到来以后，数据要稳定不变的时间。在一些试题中这个意思有点混淆，例如描述一个信号可以说他的保持时间是多少，也可以描述一个触发器的保持时间是多少那么此时指的就是如果数据想要被打入触发器，信号的保持时间需要满足的保持时序条件。如果信号不满足保持时间（其保持时间低于最低要求），那么信号将如无法被打入触发器。

如何要保证信号能够打入触发器，那么一个触发器保持时间的范围是什么呢？来看下图，里面涉及了几个时序：时钟沿到来到触发器Q变化的时间Tcq，就是时钟沿采好了D的值到把这个值传到Q使Q跳变的时间；辑组合电路的延迟时间Tcom（图中用logic表示了，这两个一个意思吧）；时钟周期T（虽然最后没用他）；当然还有对于触发器D端口的保持时间T