DDR 设计

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原理图设计

HP

DQ引脚

系统时钟

DDR带宽利用率

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原理图设计

FPGA需要check DDR3引脚分配是否正确。

HP

DDR3建议选用HP bank，HR也可以。K系列以上有HP，A系列只有HR, 没有HP.

DDR4只能用HP bank，貌似因为DCI...

DQ引脚

数据位宽在首页选定，可用多个DDR颗粒拼宽度，共用地址控制线，由一个控制器控制。

8个一组，如下图所示，点击默认的Restore Default.

系统时钟

1、system  clock  需要借外部时钟，不能使用内部时钟；

     差分或no buffer都可以，no buffer需要自己对外部差分时钟做IBUFDS转换。

     外部时钟约束要自己手动写在工程的xdc中，而不是IP自带的xdc。

2、对于多个mig，若在器件的同一侧（同一column），则可共用一个外部时钟作为system  clock。 

3、 reference clock，可以通过内部产生，用于IDELAYCTRL校正phaser。

DDR带宽利用率

按地址连续存储，效率较高；随机地址存取效率比较低。

使读写效率降低的主要原因有：同Bank行切换、读写切换、IP核Bank管理方式。

故可采取以下方式提高DDR3带宽利用率：

1. 降低读写切换的频率；
2. 采用连续地址存取的方式，减少Bank和行的切换；
3. 在对MIG IP 核进行配置时，用户接口地址映射方式采用“ROW——BANK——COLUMN”方式，降低行切换的频率，也即最后进行切换行。