[学习笔记-FPGA]Vivado出现信号差分问题

个人笔记。

用Vivado写串口时出现了[DRC IOSTDTYPE-1] IOStandard Type: I/O port sys_clk is Single-Ended but has an IOStandard of DIFF_SSTL15 which can only support Differential报错。

解决方法：在顶层模块中调用clk IP核。

1、

双击第三步。

2、

 

配置相关参数，一定要选差动时钟功能引脚（红框内）。

3、

双击红框

4、

 

会出现这个模块，在顶层模块调用此模块。

5、

 

 

 顶层调用就解决了。