建议收藏：华为海思IC设计笔试题，含解析（附下载）

华为海思一直以来是从业者想要进入的热门公司。但是岗位就那么多，在面试的时候，很多同学因为准备不充分，与岗位失之交臂，无缘进入该公司。今天为大家带来华为海思芯片岗的真题解析，如有错漏，欢迎指正哈。
今天精选了几道华为海思IC设计笔试题，（文尾附全套资料，涵解析，可下载），希望芯博士的分享能让你少走些弯路，建议收藏。

华为海思：

规模国内第一，培训资料完善，按贡献分配收入，适合“奋斗者”。接触过的部门有麒麟芯片、CPU/GPU，总体面试感觉非常好，规范且认真，第一轮手撕代码状态机+复盘机考题+瞄准几个知识点深挖，时间1hour+；第二轮手撕代码带气泡数据流的乒乓操作(挺复杂的)，之后问了一些知识点，最后超时间了大概1.5hour+；一二轮面试是连着的，所以很累。第三轮技术面是和部长聊天，内容有本科数学建模的论文细节、比赛细节、本科发表论文的工作细节、到你人生路上的一些选择和想法、到研究生课程细节、再到后来的实习经历等等。对于22届，海思的hc很少，好像后面补了一些hc，不知道23届情况如何。

Q、在verilog中，比算数运算符+优先级高的是？

A.& B.%

C.> D.!==

解析：B

B 表中可以看出取反乘除取余加减这种运算符优先级高，接下来是移位，再接下来是等价判断符，最后是逻辑运算符。

Q、在systemverilog中，函数（task）可以调用函数任务（function）。

答案

A.错误 B.正确

解析：B

Function不能有延时，不能有调用，不能事件触发，相当于一块组合逻辑；

task可以有延时，可以调用，可以事件触发。

Function只能与主模块用同一个仿真时间单位，task可以有自己的单位。

Function不能调用function和task，task可以调用function和task。

Function至少一个输入变量，task可以没有或者有多个输入值。

Function返回一个值，task则不返回值。

Q、reg[31:0] big_vect;big_vect[0+:8]是多少？

A.big_vect[0:7] B.big_vect[7:0]

解析：B

要看data是从高位向低位定义还是低位向高位定义，表达式的位顺序取决于此。

data[0+:8]

代表从0bit开始，向上加8bit的数，也就是0:7。

data定义如果是高位到低位(reg[127:0] data)，那这个数就代表data[7:0],

反之(reg[0:127] data)则代表data[0:7];

data[127-:8]

代表从127bit开始，向下减8bit的数，也就是127:120。

data定义如果是高位到低位，那这个数就代表data[127:120],反之则代表data[120:127];

Q、generate语句中的循环控制变量应该定义为integer类型。

A.错误 B.正确

解析：A

generate语句中的循环控制变量应该定义为genvar.

以下是generate的用法实例：

通过generate可以产生一个对象的多次例化，减少代码量。

// Generate block

genvar i;

generate

for(i=0; i<8; i=i+1) begin:BLOCK1

buffer_1 buffer_1_1(.in(din[i]), .out(dout[i]));

end

endgenerate

Q、o10换算成十进制是多少？

A.8 B.16

C.10 D.2

解析：A

o10表示8进制的10，换算成十进制=1*8^1+0*80=8

Q、哪些情况下不会产生latch电路( )?

A.组合逻辑中条件不全的case语句没有default赋值

B.时序逻辑中if选择语句，没有else部分表达

C.使用if选择语句的组合逻辑没有else部分表达

D.使用case选择语句的组合逻辑没有else表达

解析：B

时序电路有记忆功能，不会产生锁存器，锁存器一般在组合逻辑中case写不全，else写不全，或者敏感列表写不全。

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一 共 17 页，40道题目

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