System Verilog Arrays （数组）

2. unpacked arrays

        unpacked arrays 的变量可以是任何的数据类型 logic、bit、byte等，变量的大小可以是一个范围[0:size-1] 也可以是一个数字[size]。

`timescale 1ns/1ps

// test module
module tb;

	logic data [2] [4];
		
	initial begin
		foreach(data[i])
			foreach(data[i][j]) begin
				data [i][j] = $random;
				$display("data[%0d][%0d] = %b",i,j,data[i][j]);
			end
		$display("data = %p",data);
	end
	
endmodule

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