VCS是编译型verilog仿真器,处理verilog的源码过程如下:
VCS先将verilog/systemverilog文件转化为C文件,在linux下编译链接生成可执行文件,在linux下运行simv即可得到仿真结果。
VCS使用步骤,先编译verilog源码,再运行可执行文件:
编译命令的格式:vcs sourcefile [compile_time_option] (编译选项用来控制编译过程)
执行仿真命令格式:./simv [run_time_option]
VCS是编译型verilog仿真器,处理verilog的源码过程如下:
VCS先将verilog/systemverilog文件转化为C文件,在linux下编译链接生成可执行文件,在linux下运行simv即可得到仿真结果。
VCS使用步骤,先编译verilog源码,再运行可执行文件:
编译命令的格式:vcs sourcefile [compile_time_option] (编译选项用来控制编译过程)
执行仿真命令格式:./simv [run_time_option]