UVM 验证方法学之interface学习系列文章（一）基础夯实

前言

一、SystemVerilog Interfaces 基本介绍

1.什么是interface?

2.引入interface 带来的好处有哪些？

二、interface 例子

1.不含input/output的interface

2. 含input/output的interface

3. 含modport的interface

4. 含clocking的interface

三、interface 与DUT 之间的连接

１.基于SV的验证平台（难度＊）

２.基于UVM的验证平台（难度＊＊）

总结

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前言

本文章，作为学习interface 的入门篇。静下心来，细细品读英文原著，加深自己的理解。interface 是一个block。它把一些信号，封装在一个 interface 结构体中。它是一种既可以被设计者使用，也可以被验证者使用的结构。可以简化设计或者验证的连接性。interface 作为验证中唯一一个硬件和软件交互的媒介，至关重要。
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一、SystemVerilog Interfaces 基本介绍

1.什么是interface?

interface 是一个block。它把一些信号，封装在一个 interface 结构体中。它是一种既可以被