FPGA笔试6

1，

出现亚稳态的场景：
1，时序不满足要求（建立时间和保持时间）
2，异步接口
3，不同时钟域的信号

亚稳态的解决办法：
1，单比特信号解决办法：引入同步机制，即用两个D触发器，打两拍

2，多比特信号：
1，使用FIFO
2，小数据流可用一个使能指示信号

2，

3，

最小时钟周期，最大时钟频率：

引入时钟偏抖，最小时钟周期，最大时钟频率：

Tskew是正数时，增大了时钟频率，对时钟是改善作用
Tskew是负数时，降低了时钟频率，对时钟是恶化作用

4，关键路径