D型触发器仿真结果分析

最新推荐文章于 2024-07-26 17:50:37 发布
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分类专栏： FPGA
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本文详细介绍了1bit D型触发器的Verilog程序，RTL等效电路图以及仿真结果。重点在于解释了在CLK上升沿时，Q值如何根据D输入的电平变化。通过多个仿真实例，展示了不同情况下的Q值状态，强调触发器仅在有效电平变化时响应。
摘要由CSDN通过智能技术生成

1. 1bitD型触发器verilog 程序

faf

2.RTL等效电路图

fasf

3.仿真结果

当CLK上升沿的时候，q值变化，就是此时此刻d的数值（高低电平），当上升沿发生在高电平区间，q值就是高电平；当上升沿发生在低电平区间，q值就是低电平

此时时因为有always，所以遇到上升沿就会有数值变化。

在这里插入图片描述

下面在介绍几个仿真实例进行分析：

fadsf

根据verilog程序，只需要关注clk的上升沿即可；
当clk为上升沿那一时刻，d的值还是低电平，因此q的值为低电平；
并且下降沿不会引起q值的变化，因此q值每个周

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