【第七章 配置STA环境 上】静态时序分析圣经翻译计划

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本章节介绍了如何为静态时序分析配置环境。

• 正确的约束对于分析STA结果很重要，只有准确指定设计环境，STA分析才能够识别出设计中的所有时序问题。STA的准备工作包括设置时钟、指定IO时序特性以及指定伪路径和多周期路径。在继续学习下一章的时序验证之前，请务必全面了解本章节。

7.1 什么是STA环境

大部分数字设计是同步的，从前一个时钟周期计算出的数据在时钟有效沿上被锁存在触发器中。请考虑图7-1所示的典型同步设计，假定待分析设计(DUA)会与其它同步设计交互。这意味着DUA从触发器接收数据，并将数据输出到DUA外部的另一个触发器。

为了对这种设计执行STA，需要指定触发器的时钟、以及进入设计和退出设计的所有路径的时序约束。

图7-1中的例子假定只有一个时钟，并且C1、C2、C3、C4和C5代表组合逻辑块，其中C1和C5在待分析设计之外。

在典型的设计中，可能存在多个时钟，且许多路径都会从一个时钟域到另一个时钟域。以下各小节将介绍在这种情况下如何配置环境。

7.2 指定时钟

要定义时钟，我们需要提供以下信息：

• 时钟源(Clock source)：它可以是设计的端口，也可以是设计内部单元的引脚(通常是时钟生成逻辑的一部分)。

• 周期(Period)：时钟的周期。

• 占空比(Duty cycle)：高电平持续时间(正相位)和低电平持续时间(负相位)。

• 边沿时间(Edge times)：上升沿和下降沿的时刻。

基本定义如图7-2所示。通过定义时钟，所有内部时序路径(触发器到触发器路径)都将受到约束，这意味着可以仅使用时钟约束来分析所有内部路径。时钟约束指定触发器到触发器的路径必须占用一个周期，稍后我们将介绍如何放宽这一要求(一个周期时间)。

以下是一个基本的时钟约束规范：

• create_clock -name SYSCLK -period 20 -waveform {0 5} [get_ports SCLK]

该时钟名为SYSCLK，并在端口SCLK上定义。SYSCLK的周期指定为20个单位，如果未指定，默认时间单位为纳秒(通常，时间单位会在技术库中进行指定)。waveform中的第一个自变量指定出现上升沿的时刻，第二个自变量指定出现下降沿的时刻。

waveform选项中可以指定任意数量的边沿。但是，所有边沿必须在一个周期内。边沿时刻从零时刻之后的第一个上升沿开始，然后是下降沿，然后再是上升沿，以此类推，这意味着waveform列表中的所有时刻值必须单调增加。

• -waveform {time_rise time_fall time_rise time_fall ...}

另外，必须指定偶数个边沿时刻。waveform选项将指定一个时钟周期内的波形，然后不断重复。

如果未指定任何waveform选项，则默认值为：

• -waveform {0，period/2}

以下是一个没有使用waveform选项的时钟约束示例(见图7-3)。

• create_clock -period 5 [get_ports SCAN_CLK]

在此约束中，由于未指定-name选项，因此时钟的名称与端口的名称相同，即SCAN_CLK。

以下是时钟约束的另一个示例，其中波形的边沿在一个周期的中间位置(见图7-4)。