verilog-format如何设置

verilog-format如何设置

我在配置这个插件时,网上没有找到通俗易懂的教程,很多都是用“安装配置”一语带过,对新手不友好。为此花费了不少时间,写这篇文章希望以兼济后来者。

插件介绍

verilog-format是VSCODE的一款插件,可以为用户自动排版代码。

image-20220303211354840

设置方式

下载配置文件

首先要去github上下载verilog-format-WIN.zip,这个是网址,相信有人跟我一样不知道什么原因总是被github墙,进不去,这里把文件下好放在下方了。

verilog-format的配置文件——0积分下载

这个是下载解压后的文件。

image-20220303212038375

配置安装

下面需要把一些文件放到VSCODE下verilog-format插件文件夹下。文件夹目录比较难找,如果你跟我一样是按照默认安装的,可以参考下我的路径

image-20220303212224548

如果找不到,就尝试使用everything进行搜索。

把下载下来的配置文件中的verilog文件夹,直接复制到verilog-format插件文件夹下。

image-20220303212632229

将bin文件下的verilog-format-WIN.zip解压,找到verilog-format.exe,直接复制到verilog-format插件文件夹下

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下面是最终的成果图

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verilog-format插件设置路径

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path填写verilog-format.exe的路径

比如我的是

C:\Users\Tang\.vscode\extensions\ericsonj.verilogformat-1.0.1\verilog-format.exe

setting填写verilog下.verilog-format.properties的路径

比如我的是

C:\Users\Tang\.vscode\extensions\ericsonj.verilogformat-1.0.1\verilog\.verilog-format.properties

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引用提供的内容是关于Verilog语法的说明。引用中提供了使用Verilog的应用选项的说明。引用给出了Verilog HDL中规定的四种基本值类型。根据这些引用的内容,可以得出以下回答: Verilog是一种硬件描述语言(Hardware Description Language),用于描述和设计数字电路。它可以用来描述电路的结构、功能和时序等特性。在Verilog中,可以使用不同的语句和操作符来表示逻辑和时序关系,以便实现所需的电路功能。 关于Verilog的应用选项,可以使用命令行工具来对Verilog代码进行格式化。使用特定的命令和选项可以指定要格式化的Verilog文件,以及其他格式化的要求。 在Verilog HDL中,定义了四种基本的值类型:逻辑0或"假"、逻辑1或"真"、未知值和高阻值。这些值类型在语言中有预定义的含义。例如,一个值为Z的表示高阻值,一个值为0的通常表示逻辑0。在门的输入或表达式中,值为Z的通常解释为X。此外,X值和Z值的大小写不敏感,即0x1z与0X1Z表示相同的值。Verilog HDL中的常量由这四种基本值类型组成。 综上所述,Verilog是一种用于描述和设计数字电路的硬件描述语言,可以使用应用选项对Verilog代码进行格式化,而Verilog HDL中定义了四种基本值类型。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [verilog语法中+:和-:用法](https://blog.csdn.net/yh13572438258/article/details/121809886)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] - *2* [verilog-format:Verilog格式化程序](https://download.csdn.net/download/weixin_42170064/18422664)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] - *3* [Verilog的基础知识](https://blog.csdn.net/qq_38531460/article/details/106872142)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] [ .reference_list ]

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