锁相环PLL

ref
https://www.cnblogs.com/Dinging006/p/9062051.html

振荡电路产生

• 晶振，石英晶体的压电效应导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。

  它的谐振频率与晶片的切割方式、几何形状、尺寸有关，其振荡电路可以获得很高的频率稳定度，但是频率无法做到很高。

• LC振荡，电容Capacity的充电放电能够存储电能，而充放电的电流方向是反的，形成振荡。可通过电压等控制振荡电路的频率。

PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)作用

晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。

为了实现根据电压来调整输出频率的不同，芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西（顾名思义，VCO）。
可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。
为了将频率锁定在一个固定的期望值，提出锁相环PLL，可以使高频率振荡器的频率与基准频率的整数倍的频率相一致

PLL倍频电路

fr基准信号为稳定度很高的晶体振荡电路信号，
鉴相鉴频器PD（Phase Frequency Detector,PD,相位频率比较器）：如果VCO的振荡频率与基准频率两个信号之间有相位差存在时，便会产生相位误差信号输出。利用这个误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位成为一致。

低通滤波器（LPF）：再经过低通滤波器转变成一个直流脉冲电压

压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。利用变容二极管（偏置电压的变化会改变耗尽层的厚度，从而影响电容大小）与电感构成的LC谐振电路构成，提高变容二极管的逆向偏压，LC电路的谐振频率提高，反之，降低逆向偏压时，二极管内电容变大，频率降低。

VCO可以产生一定范围的内的任意频率信号， 频率由输入的电压决定， 但是它无法稳定的输出某一个频率信号，所以外接的晶振时钟就是用来作为参照的。 所以真正的倍频的时钟信号都是VCO产生的。 VCO能输出的最高频率就是这个PLL能产生的最高频率了

反馈回路FL（Feedback Loop）：通常由一个分频器(DIV)实现。

分频器(DIV)：将VCO的输出降低到与基准信号相同级别的频率才能在PD中比较

在此一电路中，假设fr>fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果fr<fo时，会产生负脉波信号。

如果想要倍频，只需要将压控振荡器的输出进行分频，比如二分频，其中一部分分频和输入频率得一样，那么对应输出的频率就是输入频率的二倍了。

想要实现分频，只需要吧输入的时钟频率分频即可！

比如我基频是10MHz，需要100MHz的频率，那就得用VCO产生一个100MHz的频率后10分频，用鉴相器与基频比较，输出一个比较的波形后经过低通滤波，用输出电压控制VCO的输出。、

ref
https://blog.csdn.net/weixin_38071135/article/details/90003814