DC综合遇到的问题及解决方法

1.某些寄存器信号一直是常量，在综合时被优化，导致后续FM一致性检查出现问题。

解决：在dc.tcl中加入以下命令。

set compile_seqmap_propagate_constants false

这里FM出现问题也是因为之前做一致性检查时，没有在第一步guidance添加综合产生的default. svf，添加之后，就不会出现因为信号被优化引起的不一致。

2.有warning如下

网上的回答：

原因：在综合脚本中只定义了最大的延迟，没有规定最小值。

set_input_delay -max 200 -clock clk [get_ports {in }]
set_output_delay -max 200 -clock clk [get_ports {out}]

3.在设计中存在输入端口直接连接到输出端口的情况，导致综合之后的网表中仍然存在assign语句。
RTL:
assign clk_out = clk;

综合后的网表：

解决方法是在综合后的门级网表中，在直接相连的输入和输出之间手动插入了一个buffer。