城外南风起-CSDN博客

原创对残差网络ResNet的理解与探讨

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2021-01-26 21:56:16 542

原创几种下载高质量AD元器件原理图和封装的方法

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2020-05-01 09:34:33 6128 2

原创超棒的AD原理图导入word攻略

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2020-04-30 20:27:36 11293 2

原创 BT级别的IC项目验证基本流程

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2021-11-17 11:35:36 1828

原创【经验分享】研一ICer如何拿到海思数字IC实习offer

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2021-11-17 11:32:58 1401

原创【详细教程】linux中安装tcl

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2021-10-17 14:10:08 4215 1

原创 VCS与verdi联合仿真：读取数据文件

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2021-10-10 22:03:33 1000 1

原创 VCS与verdi联合仿真：dump多维数组

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2021-10-07 14:10:14 4209

转载如何修改linux主机名称

本文转自zhangshengdong，原文链接：http://blog.chinaunix.net/uid-26446098-id-3347166.html————————————————查看主机名命令：hostname1、通过hostname命令。命令格式：hostname newhostname此命令的作用是暂时的修改linux的主机名，它的存活时间linux当前的运行时间，即在重启前的运行时间内。一般修改以后就生效，但是不能永久修改。2、通过配置文件/etc/sysconfig/n

2021-09-24 16:11:58 3652

转载 `uvm_do_with中constraint不生效的原因及解决方案

本文转自gsithxy，原文链接：https://blog.csdn.net/gsjthxy/article/details/107220093————————————————实习做虚拟项目的验证部分时，出现了`uvm_do_with宏中同名约束对底层sequence失效的情况，使用this也无效，查到这篇博客，解决了我的问题，感谢，转载记录于此。———————————————— `uvm_do_with中constraint不生效的原因及解决方案 &n

2021-08-17 22:02:18 2852

原创【论文精读】浅谈脉动阵列

论文来源H.-T. Kung, “Why systolic architectures?,” IEEE computer,vol. 15, no. 1, pp. 37–46, 1982.目录文章目录论文来源目录为什么要引入脉动阵列脉动阵列的基本原理基本定义计算任务分类基本框架脉动阵列的具体设计with global data communicationDesign B1Design B2Design Fwithout global data communicationDesign R1Design R

2021-05-27 14:05:53 1127 1

原创【硬核手写笔记】定点数与浮点数：来算一遍啥都明白了

文章目录区别浮点数的特点定点数的特点浮点数、定点数计算举例参考区别浮点数：小数点不固定的数，如float，double。定点数：小数点固定。如int，其小数点位于数的最后位。浮点数的特点浮点数与int，char这些无符号整数的表示逻辑完全不一致。浮点数不能移位。因为各个位处于不同的字段，有不同的意义。定点数的特点小数位数越多，数的精度越高。若小数点后有n位，则精度为1/(2^n)。整数位数越多，可表示的最大值越大。浮点数、定点数计算举例参考1.@鸟恋旧林XD 浮点数和定

2021-05-21 11:49:12 443

原创跨时钟域传输的黄金搭档：异步FIFO与格雷码

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2021-05-08 22:12:41 1550 1

原创 verilog逻辑移位与算术移位的区别（有仿真）

verilog中，逻辑移位与算术移位的右移符号分别为“>>”和“>>>”，左移同理。两者的区别在于：逻辑移位不考虑符号位，左移和右移都只补零；算术移位考虑符号位，左移补零，右移补符号位。仿真代码：module test(); wire [31:0] din,dout1,dout2,dout3; assign din = 32'hFF00ABC4; assign dout1 = (din<<2)>>4; assign d

2021-05-07 22:36:25 2031

转载 FPGA的BRAM和distributed RAM学习

xilinx spartan3an系列fpga：一个CLB包含4个SLICE，其中左边两个SLICE可用于存储、移位寄存器和逻辑配置，称为SLICEM；右边的两个SLICE只能用于逻辑组合，称为SLICEL。每个SLICE中有2个LUT，2个存储单元，多路复用器，进位链等。一个LUT和一个存储单元称为一个LOGIC CELL，因此通常一个SLICE等效于2.25个LOGIC CELL。1、bram 的输出需要时钟，dram在给出地址后既可输出数据。2、bram有较大的存储空间，是fpga定制的ram资

2021-05-07 18:57:45 1969

原创浅谈噪声容限并举例

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2021-05-06 22:25:50 2084

原创 testbench编写流程的简单举例

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2021-05-04 22:37:43 1279

原创四步教你在CSDN上快速转载CSDN和博客园的文章

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2021-04-18 16:27:06 316

转载韩松毕业论文笔记-第六章-EFFICIENT METHODS AND HARDWARE FOR DEEP LEARNING

难得跟了一次热点，从看到论文到现在已经过了快三周了，又安排了其他方向，觉得再不写又像之前读过的N多篇一样被遗忘在角落，还是先写吧，虽然有些地方还没琢磨透，但是paper总是这样吧，毕竟没有亲手实现一下，光是看永远无法理解透彻，然后又去忙别的工作，看过的都打了水漂。第六章 EIE-用于稀疏神经网络的高效推理引擎目测和发在ISCA2016的论文EIE: Efficient Infer.

2021-04-18 16:01:27 225

原创三步教你Word启用所有宏

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2021-04-15 20:59:53 7903

原创 Git使用总结青春版

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2021-04-01 21:08:24 93

原创 Reset synchronizer实现同步复位异步释放

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2021-03-28 16:22:50 1373

原创 Vivado【已解决】[Synth 8-462] no clock signal specified in event control

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2021-03-27 17:10:21 3987

原创三步教你实现Sublime与Vivado编码兼容

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2021-03-27 16:28:24 786

原创 verilog实现串行通讯协议（serial communications protocols）

目录Serial receiverSerial receiver原题目：In many (older) serial communications protocols, each data byte is sent along with a start bit and a stop bit, to help the receiver delimit bytes from the stream of bits. One common scheme is to use one start bit (0),

2021-03-22 14:11:21 1018

原创 verilog实现格雷码（Gray Code）与二进制编码转换

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2021-03-21 21:36:27 3777 2

原创 verilog实现鼠标协议PS/2 mouse protocol

原题目：The PS/2 mouse protocol sends messages that are three bytes long. However, within a continuous byte stream, it’s not obvious where messages start and end. The only indication is that the first byte of each three byte message always has bit[3]=1 (but b

2021-03-15 21:22:32 1105

原创 Ubuntu中搭建MIPS编译环境

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2021-03-11 21:04:09 1654

原创 MIPS处理器中的偏见：R型指令与I型指令

MIPS指令分为R型、I型和J型，这里不讨论J型（后面可能会补）。R型字段：

2021-03-06 15:43:03 7620 1

原创 verilog实现Lemmings（疯狂小旅鼠）游戏

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2021-03-01 15:43:22 894

原创为什么RISC-V中需要恒零寄存器？

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2021-02-28 14:49:38 1295 2

原创为什么MIPS处理器的数据通路中需要符号扩展单元和左移2位?

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2021-02-04 20:28:37 3572

原创 PCB绘制：利用低功耗蓝牙传输脑电信号

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2021-01-24 13:01:44 474

原创 BLE理论基础：协议栈、角色分类

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2021-01-23 19:56:03 484 1

原创脑电采集理论基础：脑电信号采集方式、分类及特点、伪迹、导联

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2021-01-22 17:50:28 12647

原创 verilog实现简单状态机：输出保持时的latch陷阱

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2021-01-18 16:40:50 1196 1

原创 verilog实现Conwaylife二维元胞自动机（cellular automaton）

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2021-01-06 16:31:18 1097

原创 verilog实现双边沿触发器Dual-edge triggered flip-flop

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2020-12-18 21:16:03 5759 1

原创混合信号建模基础

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2020-11-28 19:32:57 234

转载【verilog 语法】always 和 always@(*) 的区别

本文转自寒泉Hq，原文链接：https://blog.csdn.net/sinat_42483341/article/details/89031964，转载时请注明出处及相应链接。————————————————always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。 always 如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行比如，testbench里面产生5

2020-11-20 16:31:19 952

ADS1299封装.zip

空空如也