ICC布局布线 第三课

第三课

Layout

power pin一般用M1、M2
power mesh/power grid一般用top meta（l高层金属），是一种相对的概念，这里的top metal概念与工艺文件中的top metal不同
standard与power mesh所连接的pin也叫做follow pin

• Custom Macro/Cell
  模拟电路的版图走线较为规则，用的是custom layout，讲究power plan和floorplan

• Standard Cell vs. Custom
  
  工艺中的6T、7T是track的意思

**芯片的面积分为die area和core area，full chip中式die area包括了core area，两个框之间是boundry，中间填满IO

**standard cell的走线routing大部分是压着track走的，pin也基本上在track上，但并不绝对
**ICC的布局布线规则分为deault rule和non-default-rule（NDR），默认布线是以最窄线宽进行的，若要针对CLK等大负载信号线进行设置，则需要在ICC中用命令define_routing_fule改变线宽。

• Silicon Layers & Metals
  tap cell 就是晶体管旁边的n+区（以PNP管为例），用来连接衬底和电源，给衬底供电
  氧化层分为栅氧和场氧，场氧用于隔离晶体管
  
  一般NWELL和PSUB的排列如上图所示，tapcell会将NWELL连接至电源，PSUB接至地；DRC中要求每30u至少有一个tapcell，在power plan中放好。

power mesh：越多越好

manufacture grid:与track不同，track是供icc走线的方格，实际流片时厂家还会要求版图对齐manufacture grid

• DFM
  DFM会影响良率，包括double via（双孔优化）的占比，widened wire和widen width的数值要求等等

• Antenna affect
  过长（或者说面积过大）的导线会吸引过多的电荷，击穿栅氧化层

Floor Planning

• Leaf cell
  在ICC中输入命令get_flat_cell可以获取leaf cell，get_pin s-leaf可以获取leaf cell的pin
  leaf cell是指门级的单元，与hierarchy cell即层级单元不同

• IO
  有各种各样的放法，包括：in_line和stagger，triple-stagger
  电源IO摆放有规则要求，需要ESD保护，在电源IO中间摆放的信号IO个数也有要求

IO的结构：==IO上面分布有四个power，分别是VDDIO,VSSIO,VDDCORE和VSSCORE。==分别给IO power,IO ground,core mesh VDD以及core mesh VSS供电。
这四个接口是物理层面的接口，cell当中不会显示（？），因此需要自己创建，手动连接。

• Pad limited/Core limited
  即芯片的面积是取决于pad还是core

Q&A

Q：有IO相关的资料吗？
A：厂商会提供具体的spec文档和布局要求文件