Verilog 基本用法
在做一个项目时最好把文件夹分类 设计(design),建立工程(prj),仿真(sim),画图分析(doc)
Verilog HDL H:硬件 ,D:设计 ,L:语言 其中文件后缀为.v
形式为 : module
为了实现的功能
endmodule
module后面为文件名(),在括号里面写输入输出
引脚文件后缀.ucf,不同引脚的标号不同,在绑引脚时要准确知道每个引脚所对应的标号,其形式为pn。
芯片自带晶振,所以有其自己的时钟周期,在用到时钟周期时,写法为:always@(posedge sclk)
按位和逻辑
按位于&:每一位之间的于 101&001=001
按位或|:101|001=101
逻辑与&&:真与假的比较 101&&001=真&真=真=1
逻辑或|| 101||001=101&&001=真|真=真=1
Wire与reg区别
输入变量一定是wire,可以默认不定义;
输出的变量可以是wire也可以是reg,根据实际要求决定。如果定量在always initial 中被赋值则一定用reg,如果用assign则用wire。
Modelsim仿真
要重新写一个一个与之相关联.v文件,在开头
FPGA中verilog基本用法以及仿真的初学
最新推荐文章于 2024-03-15 10:22:48 发布