信号与电源完整性分析——SI

前言

对于高速数字电路来说，最难的莫过于如何确保瞬时跳变的数字信号通过较长的一段传输线还能被正确接收，并保证良好的电磁兼容性，这就是目前颇受关注的信号完整性（SI）问题。
首先我们要知道什么是高速电路？

高速电路的定义

通常，数字逻辑电路的频率达到或超过50MHZ，而且工作在这个频率之上的电路占整个系统的1/3以上，就可以称其为高速电路。实际上，与信号本身的频率相比，信号边沿的谐波频率更高，信号快速变化的跳变(上升沿或下降沿)引发了信号传输的非预期结果。如果线传播延时大于数字信号驱动端上升时间的1/2，则可认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于上升或下降时间的1/2，那么在信号改变状态前，来自接收端的反射信号将到达驱动端。否则，反射信号将在信号改变状态后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。

信号传输的几种状态

一般我们通过元器件手册可以查出信号上升时间的典型值。而在PCB 设计中，实际布线长度决定了信号的传播时间。如果过孔多、元器件引脚多，或者网络上设置的约束多，将导致延时增大。一般情况下，高速逻辑器件的信号上升时间约为0.2ns。
以Tr表示信号上升时间，Tpd 表示信号线传播延时，若Tr>4Tpd信号落在安全区域;若2Tpd <Tr<4Tpd ，信号将落在不确定区域;若 Tr<2Tpd ，信号将落在问题区域。当信号落在不确定区域或问题区域时，应该使用高速布线方法进行PCB设计。

传输线

传输线 (Transmission Line) 是指由两个具有一定长度的导体组成回路的连接线，有时也称为延迟线。PCB上的传播信号的路径一般可以分为两种，如图1-2-2所示。一种是普通意义下的布线，一般认为在任何时段布线上的任意点上的电势都相等，另一种是传输线，要考虑信号传播时的影响，并假定信号在传输时，沿传输线上的每一点都有不同的电势。
那么什么时候应该将信号路径认为是传输线呢? 如果信号传输路径长度大于信号波长的1%，或接收端元器件是边缘敏感的，或者系统没有过冲和下冲容限，则这时认为该传输路径是传输线。在高速PCB中，大部分传播信号的路径都是传输线。
一般可以用串联和并联的电容、电阻和电感结构等效PCB上的布线。通常串联电阻的典型值为0.25~0.55。由于存在绝缘层，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的 PCB 连线中后，连线上的最终阻抗称为特征阻抗 Z。线径越窄、电源/地越远或隔离层的介电常数越低，特征阻抗就越大。如果接收端和传输线的阻抗不匹配，那么输出的信号和信号最终的稳定状态将不同，从而引起信号在接收端产生反射。该反射信号将传回信号发射端，并将再次反射回来，直至反射信号随着能量的减弱而幅度随之减小，最终信号的电压和电流达到稳定。此效应称为振荡，在信号的上升沿和下降沿经常可以看到信号的振荡。

阻抗匹配

当由器件 A (Device A) 向器件 B (Device B) 传送信号时，传输信号要经过传输线 (trace ) 、过孔 (via) 、连接器(connector) 和电缆 (cable) 到达器件 B，经历了多个阻抗变化,如图1-2-4所示。最大的阻抗不匹配基本都发生在驱动端(OutputDriver) 和负载端 (Load)。
举例说明:假设信号是一个跑步运动员，他一直以6in/ns的速度在PCB上奔跑，并且他经过每块导体时都会改变其电压值。开始时驱动器给信号一个命令，让他在如图 1-2-4所示的阻抗为50Q的传输线上开始奔跑，当到达接收器时，发现阻抗变为1MQ，接收器根据反射系数将其反射回去，反射系数为


这样，带着几乎100%的原始能量的信号又以6in/ns的速度跑回驱动器，信号在50Q的传输线上返回后遇到了25Q 的原始驱动器，他再次被要求返回接收器，但此次信号所携带的能量为

也就是说，信号被要求再次返回接收器时所携带的能量为初始时的-1/3倍。就这样，当信号再次到达接收器时，又会被反射，以此类推。

下面我们看一个阻抗匹配的信号传输模型，线路阻抗为75Ω。

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可以看出信号在驱动端到接收端无反射现象。
再看一个阻抗不匹配的信号传输模型，三段线路阻抗分别为75，500，75Ω：

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信号在经过中间500Ω的传输线时发生了两次反射，这两次反射回到驱动端会再次往接收端发送，导致信号的振荡。

传输线效应

基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。
*反射信号 (Refected signals)
*延时和时序错误 (Delay & Timing errors)
*多次跨越逻辑电平门限错误 (False Switching)
*过冲与下冲 (Overshoot/Undershoot)
*串扰 (Crosstalk)
*电磁辐射 (EMR)

1)反射信号
如果一根布线没有被正确终结 (终端匹配)，那么来自于驱动端的信号脉冲在接收端将被反射，从而引发不可预期的效应，使信号轮廓失真。当失真变形非常显著时，可导致多种错误发生，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了也会引起设计失败。如果上述情况没有被充分考虑，EMI将显著增加，这就不仅影响自身设计结果，而且还会造成整个系统的失败。反射信号产生的主要原因是过长的布线、未被匹配终结的传输线、过量电容或电感及阻抗失配。
2)延时和时序错误
延时和时序错误表现为信号在逻辑电平的高、低门限之间变化时，保持一段时间信号不跳变。过多的信号延时可能导致时序错误和元器件功能的混乱，通常在有多个接收端时会出现问题。电路设计者必须确定最坏情况下的时间延时，以确保设计的正确性。信号延时产生的原因包括驱动过载和布线过长
3)多次跨越逻辑电平门限错误
信号在跳变的过程中可能多次跨越逻辑电平门限，从而导致这一类型错误的发生。多次跨越逻辑电平门限错误是信号振荡的一种特殊形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限将导致逻辑功能紊乱。
4)过冲与下冲
布线过长或信号变化太快，可以导致过冲与下冲的发生。虽然大多数元器件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元器件电源电压范围，仍会导致元器件的损坏。
5)串扰
在一根信号线上有信号通过时，在PCB上与之相邻的信号线上就会感应出相关的信号，这种现象称为串扰。异步信号和时钟信号更容易产生串扰。解决串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。信号线距离地线越近，或者加大线间距，可以减少串扰的发生。
6) 电磁辐射
电磁辐射有两个重要方面: 电流流过导体会产生磁场，如图1-2-6所示;将导体放入磁场将会引起感应电流。这两方面符合右手定则。电流流过导体产生的磁场强度受导体形状影响，反之亦然。

避免传输线效应的方法

1)严格控制关键网线的布线长度

如果设计中有高速跳变沿存在，就必须考虑到在PCB上存在传输线效应的问题。特别是现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则，即如果采用 CMOS 或 TTL 电路进行设计，工作频率小于10MHz 时，布线长度应不大于7in;工作频率在50MHz 时，布线长度应不大于1.5in;如果工作频率达到或超过75MHz，布线长度应在1in 以内。如果超过上述标准，就存在传输线效应的问题。

2)合理规划布线的拓扑结构

选择正确的布线路径和终端拓扑结构是解决传输线效应问题的方法。布线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非布线分支长度很短，否则快速边沿变化的信号将被信号主干布线上的分支布线所扭曲。通常，PCB 布线采用两种基本拓扑结构，即菊花链 (DaisyChain) 布线和星形 (Star) 布线。
菊花链布线，即布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻应该紧靠驱动端。菊花链布线在控制布线的高次谐波干扰方面效果最好。但这种布线方式布通率最低，不容易实现 100%布通。在实际设计中，可以使菊花链布线中的分支长度尽可能短。
星形布线可以有效地避免时钟信号的不同步问题，但在密度很高的 PCB 上手工完成布线将变得十分困难。使用自动布线器是完成星形布线的最好方法。在星形拓扑结构中，每条分支上都需要终端电阻其电阻值应和连线的特征阻抗相匹配。特征阻抗值和终端匹配电阻值可以通过手工计算得出，也可以通过 CAD 工具计算得到。在实际设计中，可使用如下方法选择终端匹配。
RC 匹配终端
这种方式可以减少功率消耗，但只能在信号工作比较稳定的情况下使用，最适合于对时钟信号线进行匹配处理。这种方法的缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。
串联电阻匹配
这种方式不会产生额外的功率消耗，但会减慢信号的传输，可用于时间延迟影响不大的总线驱动电路，可以减少PCB上元器件的使用数量和降低连线密度。
分离匹配终端
这种方式需要匹配元器件放置在接收端附近其优点是不会拉低信号，并且可以很好地避免噪声，常用于TTL输入信号，如ACT、HCT、FAST等。
此外，对于终端匹配电阻的封装形式和安装方式也必须加以考虑。通常，SMD 表面贴装电阻比DIP封装电阻具有较低的电感，所以SMD封装电阻成为首选。如果选择DIP封装电阻，也有两种安装方式可选，即垂直方式和水平方式。在垂直安装方式中，DIP 封装电阻的一条安装引脚很短，可以减小电阻和 PCB 间的热阻，使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低而具有较低的电感，但过热的 DIP 封装电阻会产生漂移，在最坏的情况下，DIP 封装电阻可能开路，造成 PCB 布线终端匹配失效，从而成为潜在的失败因素。

3)抑制电磁干扰的方法

较好地解决信号完整性问题，可以改善PCB 的电磁兼容性 (EMC)。 其中，保证 PCB 有良好的接地是非常重要的。对于复杂的设计，采用一个信号层配一个地线层是十分有效的方法，多层板中的顶层和底层的地平面至少能降低辐射 10dB。另外，降低 PCB 的最外层信号的密度，也是减少电磁辐射的好方法，这可采用“表面积层”技术“Build-up”设计制作 PCB 来实现。表面积层是通过在普通工艺的 PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现的，电阻和电容可埋在表层下，单位面积上的布线密度会增加近一倍，因而可降低 PCB 的面积。PCB 面积的缩小对布线的拓结构有着巨大的影响，这意味着缩小电流回路和分支布线长度，而电磁辐射与电流回路的面积近似成正比。同时，缩小PCB面积意味着应使用高密度引脚封装器件，这又使得连线长度进一步缩短，从而使电流回路减小，提高了电磁兼容特性。此外，还有一些其他的技术:在对PCB的元器件进行布局时，将模拟系统和数字系统尽量分开;适当地使用去耦电容降低供电/地噪声，从而降低 EMI;让信号的传输线尽量远离 PCB 边缘，避免在PCB 上布直角信号传输线，了解在基本频率和由反射而引起的谐波频率上的 PCB 布线响应等方法。

4) 电源去耦技术

为减小集成电路芯片上电源电压的瞬时过冲应添加去耦电容。添加去耦电容可以有效去除电源上的毛刺的影响并减少在 PCB上的电源环路的辐射。为了获得平滑毛刺的最佳效果去耦电容应直接连接在IC 的电源引脚上，而不是仅连接在电源层上有一些器件插座上带有去耦电容，而有的器件则要求去耦电容距器件的距离要足够小。
任何高速和高功耗的元器件都应尽量放置在一起，以减少电源电压瞬时过冲。
如果没有电源层，那么较长的电源连线将在信号和回路之间形成环路，从而成为辐射源和易感应电路。
布线构成一个不穿过同一网线或其他布线环路的情况称为开环否则将构成闭环。这两种情况都会形成天线效应(线天线和环形天线)。天线对外产生 EMI 辐射，同时自身也成为敏感电路。闭环产生的辐射与闭环面积近似成正比。
高速电路设计是一个非常复杂的设计过程，有诸多因素需要加以考虑。这些因素有时互相对立。例如，高速器件布局时位置靠近虽然可以减少延时，但可能产生串扰和显著的热效应。因此在设计时应权衡各种因素，做出全面的折中考虑，既满足设计要求，又降低设计复杂度。

5)端接技术

使用欧姆定律减少在驱动端和传输线负载端的阻抗不匹配。驱动端的阻抗一般小于 50Q，可以在驱动端上串联电阻来提高其阻抗使其与传输线匹配，这种技术称为“串行端接”，负载阻抗通常远大于 50Q，可以在负载端并联电阻来降低其阻抗使其与传输线匹配，这种技术称为“并行端接”。这两种方法都有各自的优缺点，结合起来比较有效。
图1-3-1所示的并行端接中，负载端的并联电阻能够有效工作，但也有如下缺点。
@增加驱动电流从而增加电源损耗。
增加串扰，增加EMI。
增加地反弹或供电噪声 (取决于并联电阻上拉或下拉)
图1-3-2所示的串行端接中，驱动端的串联电阻能减少损耗，但驱动器的阻抗成了非线性，而且会损失很多进入传输线的能量。

本文部分内容来自《cadence高速电路板设计与仿真——信号与电源完整性分析（第六版）》 周润景 任自鑫 编著 喜欢内容的同学可以支持一下原著作者