FPGA学习--异步复位，同步释放

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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前言

在做ddr读写模块的开发的时候，经常出现时序不满足的情况。时序报告中指出是一个复位信号导致，由于之前一直使用同步复位的方法，但是同步复位会在FPGA中占用较多资源，于是使用异步复位，但是在ddr模块较为高速的情况下，异步复位容易造成亚稳态，最后采用异步复位，同步释放的方式

一、异步复位，同步释放是什么？

即复位是异步的，释放信号是同步的，异步复位占用较少的逻辑资源，同步释放可以解决亚稳态的问题

二、具体实现

reg rst_sync_n_r0;
reg rst_sync_n_r1;
wire rst_sync_n;
always@(posedge clk or negedge rst_async_n)
begin
	if (!rst_async_n) begin
		rst_sync_n_r0 <= 1'b0;
		rst_sync_n_r1 <= 1'b0;
	end
	else begin
		rst_sync_n_r0  <= 1'b1;
		rst_sync_n_r1  <= rst_sync_n_r0 ;
	end
end
assign rst_sync_n = rst_sync_n_r1;

最后rst_sync_n输出到其他模块作为异步复位信号

参考

https://blog.csdn.net/wordwarwordwar/article/details/79889725