Verilog中的iniial和always语句

首先说一下结构说明语句，Verilog语言中的任何过程模块都从属于以下4种结构的说明语句：（1）initial说明语句；

（2）always说明语句；

（3）task说明语句；

（4）function说明语句。

一个程序模块可以有多个initial和always过程快。每个initial和always说明语句在仿真的一开始同时立即执行。initial语句只执行一次，而always语句则不断地重复活动着，直到仿真过程结束。但always语句后紧跟的过程块是否运行，则要看它的出发条件是否满足，如满足则运行过程中执行一次，再次满足再运行一次，直至仿真结束。

1 initial语句

initial语句格式如下：

initial 

        begin

                语句1；

                语句2；

                ........

                语句n;

        end

举例说明：

【例1】用initial快对存储器变量赋值。

 initial

                begin

                        areg=0;//初始化寄存器areg

                        for(index=0;index<size;index=index+1)

                                memory[index]=0;//初始