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Verilog的always
语句是一种用于描述组合逻辑电路的语句,它可以在仿真时执行指定的操作。always
语句可以包含if
、else
和case
等条件语句,以及无限循环语句forever
等。
always
语句以关键字always
开始,后面跟着一个括号,里面是一个敏感信号列表。敏感信号是指能够触发always
块执行的信号,可以是输入信号、内部信号或者是时钟信号。敏感信号列表可以包含一个或多个敏感信号,用逗号分隔。敏感信号列表后面是一个关键字@
&